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Montassar BOUGATTAYA

Grenoble

En résumé

Le développement de produits électroniques innovants a toujours été ma passion.
Je m'implique aujourd'hui dans des projets R&D de systèmes embarqués sur puce.
Possédant un profil soft et hard je travaille conjointement en conception matérielle et logicielle.
La conduite de projet et le pilotage d'équipes offshore sont des métiers que je pratique au quotidien pour répondre aux besoins de nos clients et les satisfaire.

Mes compétences :
ASIC
DDD
DFT
FPGA
GCC
Gdb
GNU
GNU Linux
JTAG
Linux
ModelSim
Python
Shell
Soc
SystemC
TCL
UNIX
USB
Verilog
VHDL

Entreprises

  • EASii IC

    Grenoble maintenant
  • Mentor Graphics - Ingénieur R&D Microélectronique

    Meudon la Forêt 2012 - maintenant Conception Front End de système sur puce 28nm/7nm pour l'émulateur matériel à hautes performances Veloce, embarquant des centaines de processeurs et coeurs FPGA :
    • Définition de la stratégie de test
    • Design RTL, synthèse, insertion DFT, Vérification
    • Caractérisation et analyse de rendement
    • Tests de production de masse
    • Coordination avec des équipes offshore

    http://www.mentor.com/med
  • Easii Ic - Ingénieur Microélectronique

    Grenoble 2011 - 2012 Portage FPGA sur ASIC d’une application de réflectométrie pour le diagnostic de câblage automobile :
    • Définition et rédaction des spécifications techniques.
    • Design RTL, synthèse, insertion DFT.
    • Intégration de mémoires et IP mixtes (DAC, ADC, PLL/DLL).

    Conception Front End de système sur puce 4G :
    • Définition et rédaction des spécifications techniques.
    • Vérification fonctionnelle et développement de tests en langage C et Simulation RTL/Gate.
    • Coordination avec des équipes offshore en charge de la production.
  • Stmicroelectronics - Ingénieur Test ASIC

    Montrouge 2008 - 2010 Conception en vue de test et vérification de système sur puce 4G 65/55nm:
    • Définition et rédaction des spécifications techniques.
    • Conception et insertion de structures de test hardware DFT.
    • Simulation RTL/Gate et génération des patterns de test pour la production de masse (60M de pièces).
    • Coordination avec des équipes offshore en charge des tests de production.
  • LIP6 (Laboratoire Informatique de Paris 6) - Stage de fin d’étude

    2008 - 2008 Conception d’un mécanisme de surveillance en vue de la détection de pannes dans un MPSoC (Multi Processor System on Chip) à base de MIPS et prototypage sur FPGA Xilinx.

Formations

Réseau