2008 - 2009Mission 2009: Développer un environnement de test en system verilog pour le core IP USB3.0.
Apprentissage:
- Initiation du langage System Verilog
Réalisation:
- Ajout de tâches spécifiques sur un BFM existant.
- Création de module de couverture (coverage) pour les trafics entre le core USB3.0 et le BFM.
- Création de modules de vérification(checker) pour l'environnement de test.
- Création de vecteurs de test pour la génération aléatoire de paquet.
- Mise à jour du PHY USB3.0 avec l'insertion de la gestion d'alimentation.
- Correction d'erreurs sur le core IP USB3.0 à partir des vecteurs de test.
Mission 2008: Développement d'outil de test sur un SoC FPGA pour l'USB3.0
Apprentissage:
- Initiation du langage Verilog
Réalisation:
- Création de programme de test en C pour FPGA utilisant µC linux.
- Création de Sous-Système exploitant un SerDes 5 Gbits/s sur FPGA Altera.
Projet de fin d'étude: Développement d'une structure matricielle pour cellule mémoire ReRAM.
Détails: Réalisation d'une structure mémoire émergente utilisant du CuTCNQ sur une technologie 32nm à base de transistor CMOS et de simple diode.
