Palaiseau2013 - maintenant
• Projet Industriel CETRAC : Conception d’un moyen de communication Ethernet déterministe dédié aux applications critiques temps réel.
• Rédaction des documents de spécification détaillée de tous les blocs du module à partir du synoptique général (MEF, Chronogramme, Micromachines).
• Communication avec le directeur technique du projet pour la vérification et la validation de l’architecture.
• Communication avec l’équipe de développement et révision des documents HCD.
• Validation de la cohérence entre les documents de spécification et les HCD.
• Conception d’un contrôleur DDR3 déterministe avec une bande passante de 30 G/bits en lecture et en écriture.
ENSTA Paristech
- Doctorante
Palaiseau2009 - 2012• Conception et implémentation d’une architecture à base de multiprocesseurs sur puces (Multi Processor System On Chip MPSOC) avec la technologie 3D IC de Tezzaron. Une comparaison entre différentes architectures : Butterfly et Mesh
• Maitrise et proposition de méthodologies déterministes et à base d’algorithmes génétiques pour résoudre le problème de synthèse NoC 2D et 3D.
• Etude de la technique 3D IC (TSV, Bumps, bonding) et de ses méthodologies de conception.
• Maitrise et conception des réseaux sur puces avec la topologie Butterfly et Mesh.
• Conception d’une architecture MPSOC avec 16 processeurs, 16 mémoires et un réseau sur puce NoC avec la topologie Butterfly. Emulation de cette architecture sur les plateformes Multi FPGA de EVE Company (Zebu UF4 et Zebu Server).
• Conception et implémentation d’un MPSOC hiérarchique (64 processeurs et 64 mémoires)
• Participation dans le projet industriel MPSOCExplorer (ENSTA Paristech, Eve Company, Arteris)
Institut d'optique d'Orsay
- Stage de Master
2009 - 2009Automatisation du traitement d'images des biopuces ADN du type Surface Plasmon Resonance : développement d'un logiciel interactif. Evaluer l'apport de l’automatisation par rapport à la procédure semi-automatique utilisée par le laboratoire
ST Microelectronics Tunis
- Stage de PFE
2008 - 2008La Conception et la réalisation d'un nouveau décodeur de lignes plus rapide pour une mémoire SRAM: la simulation de la schématique et la réalisation du dessin de masque Layout du décodeur de lignes).
