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Aurélien MAZEL

Ecully

Résultats examens 2026

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En résumé

Mes compétences :
C/C++
FPGA
VHDL
DO-254

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Entreprises

  • Adeneo - Ingénieur R&D en électronique

    Ecully 2012 - maintenant (Depuis juillet 2013) Conception & Vérification virtuelle d'un projet DO254 DAL-A.
    Travaux réalisés :
    • Ecriture/Relecture du code source d’un FPGA suivant le document de spécification d'exigence.
    • Ecriture de scénarios de test en VHDL.
    • Prise en compte des bugs rencontrés.
    Environnement : Synplify, Designer, Modelsim 6.5a, gestion de conf SVN

    (Juin 2013) Développement d’un driver DAC & ADC à 1GSPS sur KC705.
    Travaux réalisés :
    • Adaptation de « l’example design » au besoin du projet (débit, taille des bus).
    • Mise en place d’une procédure de validation physique.
    Environnement : Logiciel ISE 14.2, Modelsim 6.6e, FPGA Kintex7, gestion de conf SVN

    (Janvier à Mai 2013) Vérification virtuelle d'un projet DO254 DAL-A.
    Travaux réalisés :
    • Ecriture et relecture de procédures de test basées sur le document de spécification d'exigence du FPGA.
    • Ecriture de modèles et de leurs scénarios de validation en VHDL. Documentation des modèles.
    • Ecriture de scénarios en VHDL.
    • Suivi/Relecture de l'écriture des scénarios de tests sur 2 FPGA. Prise en compte des bugs rencontrés.
    Environnement : Modelsim 6.5a, gestion de conf SVN

    (Septembre à Décembre 2012) Développement d'IPs d'interface FPGA sur cible KC705
    Travaux réalisés :
    • Adaptation du contrôleur MIG7 (verilog) pour mémoire SODIMM DDR3 1600MHz 8GB.
    • Intégration de l'IP « QuickPCIe HIP » (verilog) de PLDA
    • Développement VHDL de séquenceurs de test pour valider les transferts DMA et les débits des IPs.
    • Rédaction des documents de conception et de test.
    Environnement : Logiciel ISE 14.2, Modelsim 6.6e, FPGA Kintex7, norme AXI4, gestion de conf SVN.

  • SORHEA - Ingénieur R&D en électronique

    2010 - 2012 Gestion du projet de développement de la gamme caméra thermique de SORHEA basée sur des détecteurs microbolométriques Ulis.
    Travaux réalisés :
    • Rédaction du cahier des charges et du planning de développement.
    • Design électronique.
    • Gestion de la sous-traitance (mécanique, routage, industrialisation...)
    • Programmation d'un FPGA CycloneIV EP4CE15 en VHDL et intégration d'un processeur Nios2.
    • Intégration d'algorithmes de correction et de traitement d'image en VHDL et C.
    • Programmation du microcontrôleur MCF52233, utilisation de l'OS temps-réel multi-taches µTasker..
    Environnement : Coldfire MCF52233 (Freescale), atelier logiciel CodeWarrior, langage C, FPGA Altera Cyclone IV, Quartus II, Eclipse pour processeur Nios2, ORCAD.

  • Optronis - Ingénieur R&D en électronique

    2007 - 2010 (Octobre 2009 à Octobre 2010) Développement d'un retardateur de signal analogique pour caméra Streak.
    Travaux réalisés :
    • Design électronique (dont signaux analogiques rapides 100MHz à 500MHz)
    • Schématique et routage des cartes avec Eagle.
    • Programmation FPGA en VHDL et d'un processeur nios2 en C++.
    • Développement de drivers pour le processeur.
    Environnement : FPGA Altera Cyclone3, Quartus II, Eclipse pour processeur Nios2, eagle.

    (Octobre 2007 à Octobre 2009) Développement de la caméra CL600x2 ; caméra 1280x1024pixels à 500 images par secondes avec transfert direct des données images sur le PC via la norme CameraLink (7,1Gb/s).
    Travaux réalisés :
    • Design électronique
    • Schématique et routage des cartes avec Eagle
    • Programmation VHDL des FPGA (EP3C10 et EP3C16)
    • Programmation C d'un processeur nios2
    • Programmation en C++ d'une IHM et d'une DLL de pilotage de la caméra avec Visual Studio 6 et utilisation des Microsoft Foundation Classes.
    Environnement : FPGA Altera Cyclone2 et Cyclone3, Quartus II, Eclipse pour processeur Nios2. Visual Studio 6, MFC, eagle.

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Réseau

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