logo
Menu

Filipe DOS SANTOS

VILLIERS SUR MARNE

Electionsmunicipales 2026

RETROUVEZ GRATUITEMENTRésultat de la municipale à Villiers-sur-Marne
Résultat de la municipale dans le Val-de-Marne

En résumé

Mes compétences :
Rf
Layout
DRC
LVS
Calibre
Electronique analogique
Cadence
Floorplan

Entreprises

  • XFAB France - Ingénieur Layout TestChip

    2018 - maintenant

  • SOMOS Semiconductor - Ingénieur Layout Analogique/RF

    2018 - 2018

  • ACCO Semiconductor - Manager Layout

    2010 - 2018 Applications Mobiles

    Responsable de l'équipe layout (2/3 personnes) et prestataires externes
    Planification des taches layout (jusqu'au tape-out)
    Floorplan, Analog/RF IC layout, vérification DRC/LVS, extraction parasites

    Outils: Cadence Virtuoso, Diva, Assura
    Mentor Graphics Calibre

  • ACCO Semiconductor - Senior IC Layout designer

    2004 - 2010 Applications Mobiles

    - Transmetteur multi band WCDMA /GSM en RF CMOS 90nm
    - Recepteur GPS en S.O.S 0.5um
    - Contrôle d'amplificateur de puissance en BiCMOS SiGe 0.35um
    - Modulateur RF en S.O.S 0.5um

    Outils: Cadence Virtuoso, Diva, Assura
    Mentor Graphics Calibre

  • ELMOS France - Designer Analogique

    2001 - 2004 Applications Automobiles

    - ASIC de commande de moteur pas à pas « tri-state » en High-Voltage CMOS 1.2µm:
    Design, layout et simulation de la partie alimentation de l’ASIC (régulateur 5V, génération du 3.3V, band gap, power on reset, détection en température), supervision de la tension batterie, comparateur de détection de butée, oscillateur 4MHz.
    Layout de blocs critiques de l’ASIC (Interface physique du LIN, amplificateurs de l’auto-adressage sur bus LIN)
    Routage de la partie numérique (1000-5000 portes)
    Layout global et vérification DRC/LVS
    Caractérisation en laboratoires de prototypes, mesures sous pointes, coupures laser

    -ASIC de commande de moteur pas à pas en High-Voltage CMOS 1.2µm:
    Design,layout et simulation de la partie « low side driver » avec 250mA de charge et un Ron de 2 Ohms (détection de court-circuit, protection contre les surtensions, dimensionnement du transistor de sortie et de sa commande)
    Layout d'un régulateur 5V, interrupteur pour sonde à effet Hall,…
    Routage de la partie numérique (1000-5000 portes)
    Layout global et vérification DRC/LVS
    Caractérisation en laboratoires de prototypes

    ASIC d’interface:
    Re-Design, layout simulation de la partie « low side driver » (détection de court-circuit, protections ESD)
    Vérification DRC /LVS

    Outils: Mentor Graphics, Dolphin Smash, Spe, Iced, Laytools
    HP, Agilent, Lecroy

  • ELMOS France - Layout/ CAD support

    1997 - 2001 Appications Automobiles

    Mission de support design :
    Layout de blocs analogiques et numériques
    Layout global des ASIC et vérifications DRC/LVS
    Foorplan
    Support outils design
    Caractérisation en laboratoires de prototypes

  • ELA recherche - Technicien Layout

    1996 - 1997 Applications Médicales

    Développement de générateurs de composants (Pcell) pour design kit Mentor en technologie BiCMOS
    Re-design, simulation et simulation post-layout d’un oscillateur et du bloc de supervision de pile
    Layout de blocs analogiques et numériques pour des testchips.

  • PHILIPS Composants et Semi-conduceturs - Stagiaire

    1996 - 1996 Applications Electronique Grand Public

    Caractérisation en laboratoire d’un comparateur de phase en vue de son utilisation dans une boucle à verrouillage de phase.

Formations

Réseau

Annuaire des membres :