Nicolas HOARAU

En résumé

Entreprises

• Elsys

  maintenant

• Adeneo - Chargé d'Affaires, région Île-de-France

  Ecully 2012 - maintenant Suivi contractuel et Financier des projets réalisés en mode forfaitaire.
  - Reporting et suivi financier
  - Plans d'actions
  - Pilotage et support aux chefs de projet
  - Interface clients

• Elsys Design - Chef de projet (Aeronautique DO254)

  Cachan 2008 - 2012 ---------------------------------------------------------------------------
  - Projet DIVIO_OUT (DO254) (Client: SAGEM DÉFENSE SÉCURITÉ ):
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  - Chef de projet (Equipe de 4 ingénieurs)
  - Responsable du budget et du planning pour la vérification du virtuel d'un FPGA générique
  - Définition du plan de vérification
  - Relecture et approbation des documents produits
  - Responsable de la gestion de configuration et des faits techniques
  - Communication avec le client
  - Revues de fin de lots
  - Suivi de l'avancement et de l'utilisation des ressources
  
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  - Projet A400M CORE-RDC (DO254) (Client: SAGEM DÉFENSE SÉCURITÉ ):
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  - Responsable de la certification du calculateur de train d’atterrissage
  - MAJ et relecture des documents de la baseline de certification
  - Réalisation de tests au niveau carte et équipement
  - Préparation et participation aux audits de certification par Airbus Military et EASA
  - Suivi des activités sous-traitées
  - Déplacements réguliers en Angleterre pour préparer les audits d'un sous traitant
  
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  - Projet A320 (DO254 DAL-A) (Client: THALES AVIONICS):
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  - Reprise d'un FPGA et de 8 CPLDs utilisé sur 3 calculateurs distincts
  - Correction de bugs et modifications fonctionnelles pour V2
  - MAJ des documents associés (Spécifications, Conception, Vérification)
  - MAJ des environnements de test virtuel
  - Propositions de solutions techniques
  
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  - Projet P20, Gulfstream G650 (DO254 DAL-A)
  - (Client: THALES AVIONICS):
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  - Vérification virtuelle ,FPGA, cible: ALTERA HardCopy II
  - Développement VHDL de modules de rebouclage génériques pour le stress (BDIR, ARINC, SPI…)
  - Revue de scenarii et de fiches de test
  - Vérification formelle, tests physiques sur banc de test Thales
  - Tests FPGA et CPLD de diverses fonctions (ARINC, BDIR, SPI, SSI…)
  - Rédaction de fiches et de procédures de test
  - Traçabilité et couverture
  
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  - Projet A350 (DO254 DAL-A) (Client: THALES AVIONICS):
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  - CPLD WATCHDOG, cible: LATTICE LC4512C-75 (ISP Mach4000)
  ---- Role: Fonctions de « chien de garde »
  ---- Interfaces: E/S discrètes asynchrones, bus propriétaire
  ---- Etude de faisabilité
  ---- Relecture et modification des spécifications
  ---- Développement de l’environnement de vérification virtuel (VHDL,TCL)
  ---- Ecriture de scenarii de test (fichiers texte interprétés par l’environnement)
  ---- Documentation (description de l’environnement, fiches de test, traçabilité…)
  
  - FPGA, cible: ACTEL A3P600_FG256I (PRO ASIC 3)
  ---- Role Scheduler hardware du processeur principal
  ---- Interfaces : bus ELB, I2C, SPI, USART …
  ---- Ajout de driver et de commandes à l’environnement de vérification virtuel (VHDL)
  ---- Ecriture de scenarii de test
  ---- Revue de code, scenarii, rapport de vérification virtuelle et physique
  ---- Traçabilité

• CEA, LIST Service Architecture et Conception - Ingénieur stagiaire

  2008 - 2008 Développement d'un composant de gestion de la consommation d'énergie au sein d'un contrôleur pour architecture multiprocesseurs (DPM, DVFS):
  - Ecriture des spécifications à partir de concepts brevetés
  - Définition des interfaces et de l’architecture interne du composant
  - Implémentation VHDL et validation fonctionnelle sous ModelSim
  - Synthèse FPGA (Virtex IV) sous Xilinx ISE
  - Caractérisation du composant

• TelecomValley, Challenge Jeunes Pousses, Sophia Antipolis - Projet Etudiant

  2007 - 2007 Développement d’un logiciel d’assistance au golfeur sur PDA
  - Présentation du business plan et démonstration du logiciel en demi-finale et finale du Challenge Jeunes Pousses
  - Initiative du projet et pilotage d’une équipe de 6 étudiants (3 ingénieurs Polytech'Nice Sophia + 3 commerciaux EDHEC)
  - Développement sous Windev Mobile XI, utilisation du GPS, Base de données relationnelle
  - Obtention du label « Jeunes Pousses »

• NTNU (Norvegian University of Science and Technology), Trondheim - Projet Etudiant

  2007 - 2007 Proposition d’une solution de Network on Chip (NoC) pour une architecture auto-reconfigurable :
  - Projet Etudiant au crours d'un séjour ERASMUS de 4 mois
  - Etat de l’art
  - Proposition d’une architecture 2D Mesch mixte (packet communication + circuit switching)
  - Implémentation VHDL et simulation sous ModeSim
  - Rapport, poster et présentations en anglais

Formations

• Polytech Nice Sophia Département Electronique (ExESINSA)

  Sophia Antipolis 2002 - 2008 Micro-Electronique, option Génie des Systèmes Embarqués
  
  Génie des Systèmes Embarqués - Dernier semestre effectué au NTNU de Trondheim (Norvège)

• Lycée Evariste de Parny

  Palteau Caillou Saint Paul 1999 - 2002 S, Math