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Romain SAUSSAYE

RENNES

Résultats examens 2026

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En résumé

Mes compétences :
Vhdl
C
RTL Design
Altera Quartus
FPGA
Microprocesseur
Nios II
MATLAB
Développement Hardware
Xilinx ISE
C++
Python
Xilinx Vivado HLS
Xilinx Vivado

Entreprises

  • NovaSparks - Ingénieur Design FPGA

    2016 - 2016 Stage de Fin d’étude
    Optimisation de timing et en fréquence d'un module déjà existant.
    Mise a niveau d'un module de Stratix IV vers Stratix V : reprise presque complète du module, l’interface d’entrée a été changée entre les 2 plateformes.

  • Assystem - Ingénieur Stagiaire en développement électronique

    Courbevoie 2013 - 2013 Stage en entreprise dans le cadre de la 2ème de Master
    Conception du schéma d’une Plateforme de développement équipé d’un ZYNQ. Ecriture d’IP en VHDL pour le contrôle de périphériques connectés

  • INSTITUT PASCAL - Ingénieur Stagiaire en développement VHDL

    2012 - 2012 Stage en laboratoire dans le cadre de la 1ère année de Master.
    Implémentation matérielle du modèle mathématique de cartes de saillances de Laurent Itti sur FPGA :
    Traitement d’image sur FPGA en VHDL pour extraire des informations dans une scène filmée par une caméra.

Formations

  • Université Rennes 1

    Rennes 2015 - 2016 Master Electronique et Telecomunication

  • Université Clermont 2 Blaise Pascal

    Clermont Ferrand 2011 - 2013 Master Microélectronique Et Architecture Des Circuits Integrés

    Obtenu avec mention Assez-Bien
    Major de Promo

  • University Of Hertfordshire (Hatfield)

    Hatfield 2005 - 2007 Bachelor of Engineering in Electrical and Electronic Engineering

Réseau

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