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Bull SA
- Team Leader Equipe de Verification d'Asic et Outils
BEZONS
2007 - maintenant
Responsable d'une équipe de 10 personnes
+ Plannings
+ Coordination
+ Choix méthodologiques
+ Arbitrages
+ Choix stratégiques
+ Interaction avec les autres entités
Avec toujours une fonction opérationnelle :
+ Environnements de vérification (Testplan+Coverage+suivi)
+ Evaluation d'outils
+ Automatisation (scripts, makefiles)
+ Administrateur (BugTracking, Wiki, gestionnaire de version)
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Bull SA
- Ingenieur ASIC - Verification
BEZONS
1999 - maintenant
Vérification des ASIC développés par l'équipe de design RTL, cette fonction m'amène à connaître les domaines suivants :
+ Vérification de blocs RTL avec :
. Conception de l'environnement
. Plan de tests
. Couverture fonctionnelle
. Couverture de code HDL
+ Simulations des chips au niveau Gate-Level, avec ou sans SDF
+ API de test : TestBuilder (Cadence), SystemC (avec CVE et SCV)
+ Mise en oeuvre de modèles externes cryptes (smartmodels, VIP)
+ Déploiement complet de la compilation d'une plateforme de vérification C++/HDL basé sur des makefiles
+ Langages de description hardware : verilog et vhdl
+ Langages généralistes : C++, C, Perl, TCL/TK, C-Shell
+ Développement de plusieurs "Bus Functional Model" en C/C++/SC
+ Support aux vérifieurs et designers sur tout ce qui est outils (au sens large)
+ Administrateur de la base de gestion de version, évaluation de plusieurs outils
+ Environnement de simulation Cadence (Incisive) et Synopsys (VCS)
+ Validation Chain de scan du JTAG
Dans une moindre mesure :
+ Apache/Mysql/PHP pour tout ce qui se rapporte à la mise en place d'outils de BugTracking, Forum et Wiki
+ Des notions de PHP et SQL
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SAGEM SA
- Ingenieur de developpement ASIC
PARIS
1996 - 1999
Activité TV Numérique :
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+ Développement d'un ASIC de démultiplexage MPEG2 en VHDL
- Redesign de l'interface OPB (connexion avec bridge du PowerPC401)
- Evolution de l'interface mémoire DRAM
- Testcases
- Synthèse Synopsys Design Compiler, niveau bloc et Chip
+ Etude sur l'amélioration du contrôleur mémoire de l'ASIC, écriture d'une spécification et qualification théorique pour des nouvelles références de mémoires.
+ "Bring-up" des cartes de tests accueillant le circuit développé, plus mise au point approfondie (utilisation oscilloscope+analyseur logique)
+ Etude hardware d'une partie des cartes de test pour l'ASIC MPEG2 de la génération suivante.
Activité Controle Moteur :
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+ Etudes de faisabilité d'un ASIC "esclave" pour les cartes de contrôle moteur
- spécifications
- prototypage VHDL de modules "IP"
- synthèse DC
