2015 - maintenantFull RTL, 10G TCP and UDP stack design
Adetel Group
- Ingénieur FPGA
Ecully2013 - 2015Conception et V&V de FPGA dans un environement aéronautiaque (normé DO254) :
- spécification et conception d'un FPGA de détection de mouvement utilisant une caméra ToF(Time of Flight)
-spécification et conception d'un End-System uAFDX. Réalisation d'une application de démonstration
- design de fonctions sur un transmetteur ARINC429 configurable via une interface LabView
- V&V d'un FPGA utilisé dans le système d'atterissage de l'Airbus A350
Adetel Group
- Stagiaire conception FPGA
Ecully2013 - 2013Conception en VHDL d'une IP AFDX (Arinc 664) allégée
TTTech Computertechnik AG
- Ingénieur FPGA/ASIC
2012 - 2012• DO 254 design verification : création des test-bench VHDL automatiques (self-checking), conception des BFM (bus functional models)
• Aldec CTS verification : vérification de l’IP en hardware en utilisant l’outil proposé par Aldec qui permet d’introduire le même stimulus à la fois en simulation RTL et en hardware afin de comparer les deux vecteurs résultats.
Logiciel utilisé : ModelSIM 10.0, RivieraPro
Fraunhofer IIS
- Stagiaire
Erlangen2011 - 2011• Conception du „back-end” d’un récepteur de type goniomètre sur un FPGA Virtex4
• le développement d’un Digital Down Converter (en utilisant des IP Xilinx et du glue logic)
• l’implémentation d’un algorithme d’estimation de l’AoA (VHDL)
• Adaptation au framework SDR existant
Logiciel utilisé: Xilinx ISE, ISim, Matlab, IP CoreGenerator, Chipscope Pro
