Adrien PROST-BOUCLE

En résumé

Entreprises

• Synopsys Emulation - Ingénieur R&D

  2018 - maintenant

• Laboratoire TIMA - Ingénieur de recherche

  Lyon 2015 - 2017 Recherche et développement en implémentations matérielles très basse consommation pour la fouille de données (data mining) et réseaux de neurones (low-power neural networks)
  
  Projet en partenariat avec :
  - ST Microelectronics
  - Laboratoire LIG
  
  Compétences :
  - Fouille de données : recherche d'items fréquents, de groupes d'items fréquents (frequent itemset mining, FIM), de chaînes de caractères
  - Réseaux de neurones très basse consommation : innovations ASIC + prototypage FPGA
  - Mémoires adressables par contenu (CAM)
  - Accélération matérielle FPGA par PCI-Express : framework RIFFA (PCI-Express FPGA hardware accelerators)
  - SoC Xilinx Zynq, ISE & Vivado, périphériques AXI, logiciel embarqué "bare metal"
  - Partitionnement logiciel/matériel, langages VHDL et C
  

• Laboratoire TIMA - Post-doctorant

  Lyon 2014 - 2014 Développement du logiciel de synthèse de haut niveau AUGH
  - Synthèse langage C vers VHDL (high-level synthesis)
  - Exploration des solutions (design space exploration)
  - Langage C
  

• Grenoble INP - Phelma - Encadrant

  Grenoble Cedex 1 2010 - 2012 Encadrement des TPs et projets à l'école Phelma :
  - Introduction aux langages VHDL and SystemC
  - Conception et simulation de systèmes multi-processeur sur puce
  
  Compétences :
  - C, C++, SystemC, VHDL
  - Conception et simulation de systèmes multi-processeur sur puce (Design and simulation of multi-processor SoC)
  - SoCLib (SystemC library)
  - Apes et DNA-OS : système d'exploitation minimaliste utilisé sur les plateformes de simulation SoCLib

• Laboratoire TIMA - Intern

  Lyon 2009 - 2009 Accélération de l'injection de fautes pour campagnes de test de tolérance aux fautes par prototypage FPGA : integration d'une nouvelle méthode de sauvegarde d'état dans un outil automatisé pour l'instrumentation de netlist.
  Évaluation de la robustesse de plusieurs IPs.
  
  Compétences :
  - Injection de fautes, single-event upsets (SEU), stuck-at faults
  - Langage C
  - Développement matériel : langage VHDL, format de netlist EDIF
  - Xilinx design suite : XST, ISE, EDK
  - Prototypage FPGA
  - Logiciel embarqué : PowerPC sur SoC Virtex-II Pro
  

• EDXACT - Intern

  2008 - 2008 Tests de non-régression sur l'outil Comanche (now Viso) : outil d'alanyse de composants parasites après placement-routage d'ASIC. Analyse des paramètres de résistance et de capacité parasites des interconnexions.
  
  Skills:
  - Tests de non-régression (Non-Regression Testing, NRT)
  - Interconnect parasitics
  - Langage Perl
  

Formations

• Université De Grenoble

  Grenoble 2009 - 2014 PhD
  
  Génération automatique d'accélérateurs matériels complexes sur FPGA par HLS sous contraintes de ressources
  
  Compétences:
  - Langages C, VHDL
  - Synthèse de haut niveau (High-Level Synthesis, HLS)
  - Exploration de l'espace des solutions (Design Space Exploration, DSE)
  - Conception sur FPGA, Xilinx Virtex-5 et Virtex-7
  - Logiciels de conception : Xilinx XST, ISE, Vivado, Vivado HLS. CatapultC.
  - Encad

• Grenoble INP - ENSERG (Phelma)

  Grenoble 2006 - 2009 Engineer / Master
  
  Cursus double diplôme :
  - Ingénieur : mention Bien
  - Master MNE : mention très bien
  
  Projets scolaires :
  - Simulateur / désassembleur pour microcontrôleur Colffire (2éme année)
  - Microprocesseur Coldfire, 40 instructions, avec pipeline
  - Participation au Challenge Minidrones : concours de drones quadrirotor, organisé par la DGA et l'ONERA : Asservissement et circuit de protection de la batterie Li

Réseau

• Jean-Marc BELLEY

• Paul FETET