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IPDiA
- Ingénieur Microélectronique
CAEN
2016 - 2016
► Développement du projet SAPIENS (Développement de technologies de stimulation cérébrale profonde)
o En Technologie Thin Film
- Définition et mise en forme d'une famille de "distals" (électrodes de nombres et de formes variées) et de "proximals".
- Développement de très nombreux échantillons de test et de validation.
- Développement et mise en forme des interconnexions associées.
- Mise en forme des Top Wafers pour lancement en fabrication des différentes structures à valider.
- Réalisation des documents de suivis de projet et de traçabilité.
► Développement du projet HAPTIX (Développement de technologies de stimulation fonctionnelle)
o En Technologie Thin Film
- Définition et mise en forme de circuits de réseau de capacités.
- Développement et mise en forme des interconnexions associées.
- Réalisation des documents de suivis de projet et de traçabilité.
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Maya Technologies / FREESCALE
- INGÉNIEUR LAYOUT MICROELECTRONIQUE
2014 - 2014
Maya Technologies, - FREESCALE - (Toulouse) 3 mois
► Développement circuit Radar analogique, en technologie 180 nm RF-BiCMOS HIP6MW2_ams
Layout des blocs RF critiques (PFD, PROGDIV, CHARGE_PUMP, …) avec réalisation de tous les sousensembles
élémentaires.
Modifications de sous-ensembles existants ...
Vérification des règles (DRC, LVS, Antenna, Stamp …) sous Assura.
Réalisation des Tilings de version TOP et Vérifications finales …
► Développement circuit (PCU12) analogique, en technologie SMARTMOS 10 HV SOI
Initiation à la Technologie (Trench Isolation, High current metal, High voltage …)
· Pré-placements de blocs élémentaires pour évaluation de surfaces.
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MAYA Technologies / ATMEL / nanoXplore
- INGÉNIEUR LAYOUT MICROÉLECTRONIQUE
2013 - 2013
MAYA Technologies, - ATMEL - nanoXplore - (Bièvres) 5 mois
► Développement librairie de cellules constituant le cœur d'un FPGA, en technologie ST Cmos065
- Développement de cellules standard avec routage contraint pour outils P&R et designs non conventionnels destinés aux larges FPGA
- Saisie des schémas des cellules de la librairie (documents manuscrits et netlist ...) puis vérification (schéma vs netlist) avec Calibre
- Layout des cellules de la librairie (55 cellules de la famille cross_data ...)
- Layout des cellules de la librairie (15 cellules de la famille gap ...)
- Layout des cellules de la librairie (15 cellules de la famille bitline_open ...)
- Vérification des règles (DRC, LVS) sous Calibre
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MAYA Technologies / E2V
- INGÉNIEUR LAYOUT MICROÉLECTRONIQUE
2013 - 2013
MAYA Technologies, - E2V - (Saint Égrève) 4,5 mois
► Développement d'un convertisseur ADC 12bits, en technologie Bicmos09 ST 0,13µm
- Layout des blocs de la partie Anacore (top_hv ...) avec réalisation des sous-ensembles élémentaires et interfaçage avec la partie existante
- Layout des blocs des parties Latch, Common, Ioring, CoreBias, CLK avec réalisation des sousensembles élémentaires et interfaçage avec les parties existantes
- Layout complet des blocs de la partie THDACSUB avec optimisation des passages des signaux critiques et respect des symétries, puis re-layout complet du top
- Vérification des règles (DRC, LVS) sous PVS
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MAYA Technologies / STARCHIP
- INGÉNIEUR LAYOUT MICROÉLECTRONIQUE
2012 - 2012
MAYA Technologies, - Starchip - (Aix en Provence) 3 mois
► Développement d'un circuit mémoire flash, en technologie LF110nm Lfoundry
- Layout des blocs de la partie High Voltage de la mémoire (top_hv ...) avec réalisation des sous-ensembles élémentaires et interfaçage avec la partie existante
- Vérification des règles (DRC, LVS) sous Assura
► Développement de sous-ensembles analogiques, en technologie SMIC90nm_121833 lowleakage
- Layout de blocs analogiques (pfanalog, régulateur, comparateur ... )
- Vérification des règles (DRC, LVS) sous Assura
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MAYA Technologies
- INGÉNIEUR LAYOUT MICROÉLECTRONIQUE
Seyssins
2012 - 2012
MAYA Technologies, Projet Interne (Caen) 5 mois
► Développement d'un circuit ADC en technologie CMOS350nm XH035 Tanner Kit
- Layout des blocs (ADC ...) avec réalisation des sous-ensembles élémentaires
- Vérification des règles (DRC, LVS) sous Tanner
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MAYA Technologies / INSIDE SECURE
- INGÉNIEUR LAYOUT MICROÉLECTRONIQUE
2012 - 2012
MAYA Technologies, - Inside Secure - (Aix en Provence) 1,5 mois
► Développement d'un circuit RF analogique en technologie CMOS130nm Globalfoundries
- Layout des blocs (RNG Oscillator, xtal 32, Pads ...) et réalisation des sous-ensembles élémentaires
- Vérification des règles (DRC, LVS) sous Calibre, puis LVS sous Assura
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MAYA Technologies / ATMEL
- INGÉNIEUR LAYOUT MICROÉLECTRONIQUE
2011 - 2012
MAYA Technologies, Atmel (Nantes) 5 mois
► Développement de librairies de cellules digitales durcies aux radiations en tech. CMOS 90 nm
- Layout des 90 cellules de la librairie standard (SBClib)
- Layout des 90 cellules de la librairie durcie (SBCRHlib)
- Vérification des règles (DRC, LVS) sous Calibre, et LVS Assura
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MAYA Technologies / FREESCALE
- INGÉNIEUR LAYOUT MICROÉLECTRONIQUE
2011 - 2011
MAYA Technologies, - Freescale Semiconductor - (Toulouse) 3 mois
► Développement circuit powerSBC (System Basis Chips) analogique en technologie SMOS8MV (Analog Mixed Signal and Power Products for Automotive / technology CMOS 0,35 µm )
- Layout des blocs RF critiques (Charge pump, top_Vcore, AP_Vcore, Vcore_Control ...) avec réalisation des sous-ensembles élémentaires
- Floorplanning, Interconnections des sous-blocs
- Vérification des règles (DRC, LVS, Antenna, ...) sous Assura
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MAYA Technologies / ACCENT
- INGÉNIEUR LAYOUT MICROÉLECTRONIQUE
2010 - 2011
MAYA Technologies, - Accent - (Sophia Antipolis) 10 mois
► Développement circuit RF analogique en technologie RFCMOS018
- Layout des blocs RF critiques (VCO, RX Front End, TX Front End, Channel Filter RX_TX ...) avec réalisation des sous-ensembles élémentaires et extraction des éléments parasites
- Floorplanning, TopCell, chip finishing ;
- Vérification des règles (DRC, LVS, ERC, ...) sous Assura, Calibre
► Développement de sous-ensembles de circuit RF analogique
(X-FAB Semiconductor Foundries/ technology XH035 - 0.35um Modular CMOS)
- Layout des différents blocs avec extraction des éléments parasites
- Vérification des règles (DRC, LVS, ERC, ...) sous Assura, Calibre
(Grace Semiconductor Manufacturing Corporation/ technology GSMC Logic/Analog/RF 0.18um)
- Layout des différents blocs avec extraction des éléments parasites
- Vérification des règles (DRC, LVS, ERC, ...) sous Assura, Calibre
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MAYA Technologies
- INGÉNIEUR BACK-END ANALOGIQUE / RF
Seyssins
2010 - 2014
EXPÉRIENCE PROFESSIONNELLE
► Tâches et responsabilités assurées lors des missions Maya Technologies chez les différents clients
-- Conception des Layouts de cellules analogiques et/ou digitales avec placement/routage manuel des composants
-- Conception des Layouts de cellules RF critiques avec optimisation des passages des signaux critiques et respect des symétries et isolations
-- Modification de cellules existantes et interfaçage avec les cellules existantes
-- Réalisation de Floorplanning et interconnections des sous-ensembles
-- Développement de librairies de cellules standards ou spécifiques
-- Saisie de schémas
-- Vérification des règles (DRC, LVS, MRC, ERC, Antenna) sous Assura, Calibre, PVS
-- Extraction des éléments parasites
CLIENTS
FREESCALE Toulouse Juin/Août 2014 (3 mois)
► Développement d’un circuit radar analogique
o Technologie 180 nm RF-BiCMOS HIP6MW2_ams
ATMEL / nanoXplore Bièvres Juillet/Décembre 2013 (5 mois)
► Développement d’une librairie de cellules constituant le cœur d’un FPGA
o Technologie ST CMOS065
E2V Saint-Égrève Février/Juillet 2013 (4,5 mois)
► Développement d’un convertisseur ADC 12bits
o Technologie Bicmos09 ST 0,13µm
STARCHIP Aix en Provence Septembre/Décembre 2012 (3 mois)
► Développement d’un circuit mémoire flash puis de blocs analogiques
o Technologie LF110nm puis SMIC90nm_121833 lowleakage
MAYA / Projet interne Caen Avril/Aout 2012 (5 mois)
► Développement d’un convertisseur ADC
o Technologie CMOS350nm XH035 Tanner
INSIDE SECURE Aix en Provence Février/Mars 2012 (1,5 mois)
► Développement d’un circuit RF Analogique
o Technologie CMOS130nm Globalfoundries
ATMEL Nantes Septembre 2011/Janvier 2012 (4 mois)
► Développement de librairies de cellules digitales durcies aux radiations
o Technologie CMOS90nm
FREESCALE Toulouse Avril/Juin 2011 (3 mois)
► Développement d’un circuit powerSBC (System Basis Chips) analogique
o Technologie SMOS8MV
ACCENT Sophia Antipolis Mai 2010/Février 2011 (10 mois)
► Développement d’un circuit RF analogique puis de sous-ensembles RF analogiques
o Technologie RFCMOS018, CMOS350nm XH035 puis GSMC 0,18um
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Laboratoire de Physique Corpusculaire de Caen
- Stage en entreprise
2009 - 2009
LPC Caen, Caen (Calvados) 6 mois
► Développement d’un Marqueur de Temps Haute Résolution
o Technologie AMS CMOS 0,35µm
- Développement des schémas structurels
- Validation par simulations approfondies
- Layout des blocs avec extraction des éléments parasites
- Revalidation « Post Layout » de tous les blocs et assemblage final
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DSPG France SAS
- LAYOUT MICROÉLECTRONIQUE
2007 - 2008
DSPG, Caen (Calvados) 9 mois
► Layout de circuits RF analogiques en technologie RFCMOS090
- Apprentissage des règles de technologie
- Vérification des règles MRC (DRC, LVS) sous Calibre
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Philips semiconductors / NXP
- Technicien Développement Layout et Caractérisation Laboratoire
2000 - 2007
PHILIPS / NXP, Caen (Calvados) 7 ans
► Activité de Layout : Développement de Transceivers analogiques
o Technologies QUBIC1, QUBIC2, QUBIC4, QUBIC4+
- Layout de circuits RF analogiques et/ou numériques (Produits UAA365X, VEGAONE)
- Blocs élémentaires avec extraction des éléments parasites
- Floorplanning, TopCell, chip finishing
- Vérification des règles (MRC, DRC, LVS, ERC, …) sous Dracula, Assura
- Formation et encadrement de prestataires de services
► Activité de Laboratoire :
- Evaluation et caractérisation de Transceivers analogiques ( Produits UAA3650, 51, …)
- Développement des boards de démonstration client pour Transceivers analogiques
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IN-SNEC - Groupe Intertechnique -
- Bureau d'Étude
1990 - 2000
IN-SNEC, Bretteville l'Orgueuilleuse (Calvados) 10 ans
► Bureau d’étude (Société d’étude et de réalisation de matériels électroniques, télécommunication)
- Élaboration et conception de dossiers industriels permettant la fabrication de pièces ou de modules complexes, à l’unité ou en série, et de bibliothèques de composants
- Suivi en fabrication des produits réalisés (intégrations mécaniques et interconnexions électriques)
- Mise en place d’un pôle méthode pour les produits nouveaux nécessitant des gammes de fabrication élaborées et des cadencements en séries
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GREEN
- Bureau d'Étude
1987 - 1990
GREEN, Saint-Lô (Manche) 3 ans
► Bureau d’étude (Société d’étude et de réalisation de matériels électrotechniques et d’équipements d’installations)
- Conception de dossiers et de schémas électriques, de coffrets ou d’armoires de télécommande et de signalisation, Réalisation de synoptiques d’installations industrielles
