Menu

Arnaud PERRIN

Suresnes

En résumé

Plus de 14 ans d'experience dans la conception numérique (FPGAs, ASICs, SoCs)

_____________________________________________________________

DMAP en images
http://www.youtube.com/watch?v=_o9cTTbgHt0
_____________________________________________________________

DMAP Design Methods and Assurance Process : La solution en IP DO-254 ready

Besoin d’une expertise DO254 ?
Besoin d'une IP DO-254 ready ?
Nos actions :
- Mise à niveau d'IP existantes (Reverse engineering)
- Référentiel DO254
- Développement d'IP DO-254 compliant
- Sensibilisation et formation
- Conseil (définition d’une stratégie, accompagnement)
- Expertise (audit des pratiques actuelles, suivi de la migration)
- Outils (aide au choix, attentes, développement spécifique)
- Accompagnement à la certification

Mes compétences :
Aéronautique
Altera
ASIC
Cadence
DO-254
Do254
Electronique
Électronique embarquée
FPGA
Microélectronique
ModelSim
Soc
STA
SYnopsys
Synthèse
Verilog
VHDL
Xilinx

Entreprises

  • Philips

    Suresnes maintenant
  • SILKAN - Senior Microelectronics and Development Engineer, Project Leader

    Meudon la Forêt 2012 - maintenant Developpement IPs DO254
    developpement et verification de FPGAs
    Project Leader des activités en collaboration avec la société SYDERAL
  • ARION Entreprise - Senior Design Engineer

    2012 - maintenant Developpement IPs DO254
  • DMAP - Ingenieur d'Application

    LORIENT 2010 - 2011 - Responsable validation sur l'IP Bridge AXI-PCIExpress certifiable DO-254.
    ___________________________________________________________________________
  • PLDA - Project Leader, Senior Designer ASIC/FPGA

    2006 - 2009 Participation au développement d'IPs dans le cadre de la norme PCI Express GEN1/GEN2 et USB3:
    · Architecture, Spécification ;
    · Description RTL en VHDL ;
    · Validation fonctionnelle ;
    · Synthèse ;
    · Validation sur Carte ;
    . Support Client.

    Chef de projet pour le développement d’un bridge AXI vers PCI Express :
    · Interface client,
    · Architecture, Spécification ;
    · Description RTL en VHDL et en SystemVerilog,
    · Validation (Questa);
    . Support Client.
  • ELSYS DESIGN - Senior Designer ASIC/FPGA

    Cachan 2003 - 2006 ------------------------------------------------------------------------------------------
    Mission chez PHILIPS, Sophia Antipolis – 19 mois
    ------------------------------------------------------------------------------------------

    -> Synthèse (Design Compiler) de chips mixtes et digitaux dédiés à des applications multimedia pour la téléphonie mobile.
    · définition des contraintes et écriture des scripts,
    · réalisation de la synthèse.

    -> STA (Primetime / Sierra ) de chips mixtes et digitaux dédiés à des application multimedia pour la téléphonie mobile.
    · définition des contraintes (single mode STA) et écriture des scripts,
    · réalisation de la STA et analyse des resultats,
    · Interface avec le BackEnd (Analyses aux cours des differentes etapes du BackEnd),
    · Analyse des communication inter-dies, STA inter-dies.

    -> Analyse Cross-Talk.


    ------------------------------------------------------------------------------------------
    Mission chez IBM, La Gaude – 8 mois
    ------------------------------------------------------------------------------------------

    -> Validation hardware sur SoC à base de Power PC :
    · Portage et développement de tests pour un contrôleur RiscWatch ;
    · Portage et développement de tests en C
    · Validation sur carte en laboratoire de divers périphériques sous environnement LINUX;


    ------------------------------------------------------------------------------------------
    Mission chez Texas Instrument, Villeneuve Loubet – 9 mois
    ------------------------------------------------------------------------------------------

    -> Validation Top Level d’un ASIC bande de base GPRS sur plate-forme ARM7 & DSP TMS320C54 :
    · Portage et reprise de tests en langage C ;
    · Simulation top-level avec MODELSIM.

    -> Préparation de l’environnement de validation Top Level d’un chipset edge sur plate-forme ARM9 & DSP TMS320C55 :
    · Portage et reprise de tests en langage C ;
    · Simulations avec MODELSIM et Seamless.
  • TACHYS Technologies - ASIC/FPGA Designer

    2001 - 2002 TACHYS Technologies, Sophia Antipolis – 18 mois

    -> Développement du link layer d’une IP lien série haut débit à 3.125 Gbps/s :
    · Spécification (outil Latex) ;
    · Description RTL en VHDL ;
    · Validation fonctionnelle (outil Cadence : NCSIM).

    -> Implémentation de l’IP dans un ASIC de test en technologie TSMC 0.18, puis 0.13 :
    · Synthèse 400MHz (outil Cadence : AMBIT) ;
    · Validation fonctionnelle RTL/Gate (outil Cadence : NCSIM).
    · Interface avec le Back-End (Spécification des contraintes de timing)
    · Analyse statique de Timing (outil Avertec : HITAS).

    -> Développement d’un FPGA dédié au test des ASICs :
    · Architecture, Spécification (outil Latex) ;
    · Description RTL en VHDL ;
    · Validation fonctionnelle (outil Cadence : NCSIM) ;
    · Synthèse FPGA 120MHz (outil Synplicity : SYNPLIFY PRO) et Placement & Routage (outil ALTERA QUARTUS II) ;
    · Validation sur Board (APEX 20K400C).

    -> Réalisation des tests ASICs sur carte.
  • EADS MS&I - VHDL Designer

    1998 - 2001 EADS MS&I, Les Ulis – 30 mois

    -> Reverse-engineering sur Reverse-Engineering sur ASICs full VHDL de traitement du signal (IFF).
    · Simulation et Correction des spécifications ;
    · Recherche de contournement des problèmes existants.

    -> Développement de FPGAs, familles XILINX (Implantation d’une transformée en ondelettes) et ACTEL (Automates de contrôle):
    · Architecture , Spécification (outil WORD) ;
    · Description RTL en VHDL ;
    · Validation fonctionnelle (outil Mentor Graphics : MODELSIM) ;
    · Synthèse FPGA (outil Synopsys: FPGA EXPRESS) et Placement & Routage (outil XILINX et ACTEL).

    -> Participation à la gestion des problèmes d’obsolescence ASICs.

    -> Mise en place d’un cours de VHDL et d’une méthodologie de développement.
  • ALCATEL Space - Ingenieur Traitement de l'image

    1997 - 1998 Scientifique du contigent

    -> Portage sous environnement NT d’une surcouche logicielle de traitement de l’image développée en C, devant fonctionner également sous environnement UNIX et VMS.

Formations

Réseau