BULL SAS
- Ingénieur Verification Fonctionnelle ASIC
SCHILTIGHEIM2009 - 2013Vérification fonctionnelle d'ASIC de plusieurs millions de transistors.
- Ecriture de Testbenches haut niveau (SystemC, Verilog)
- Définition du plan de vérification et écriture des assertions associées (PSL)
- Participation à l'amélioration de la méthodologie et des outils.
Environnement technique
- Protocol QPI d'Intel
- Langages : C++ / SystemC , Verilog, PSL, Perl, Python, Tcl, PHP
- Outils logiciels: suite Incisive de Cadence
Définition du plan de vérification et écriture des propriétés de couverture associées portant sur un sous-bloc d'un ASIC de plusieurs millions de portes
Environnement technique :
Language : SystemC , PSL
Logiciel : NcSim de Cadence
Os : Linux
Elsys Design
- Ingénieur Hardware
Cachan2007 - 2009Mission chez BULL (Les Clayes sous Bois) en tant qu'ingénieur de Verification fonctionnelle pour participer au développement d'un ASIC.
Laennext
- Stagiaire
2006 - maintenantJuillet 2006 / Septembre 2006
Mise en place de scripts pour migration de l'ancienne base de données vers une nouvelle.
Créations de pages web pour faciliter l'administration de plusieurs taches internes.
Environnement technique :
Language : PHP, MySQL, HTML
Logiciel : PHPMyAdmin
Os : Windows, Linux