PARIS 152008 - 20112008-2010 – SAGEM DS (Elsys-design), Les Ulis, depuis décembre 2008
* Etude et développement from scratch d’un FPGA (Spartan3 Xilinx). Ce FPGA assure la communication entre 4 UARTs, gère les accès d’une mémoire flash et il génère des synchros vidéo. Il pilote également des servitudes, des aiguillages vidéo et des CAN. – projet en cours depuis août 2009
• Etude de faisabilité & rédaction d’une spécification de besoin
• Architecture & design en VHDL
• Simulation, synthèse ISE, intégration
• Modification d’une IP vidéo sur un Virtex 4 (Xilinx) - 3 mois
• Reverse engineer, design, simulation et integration
• Etude et développement from scratch d’une IP de traitement vidéo sur un Virtex 5 (Xilinx) - 7 mois
• Etude de faisabilité & rédaction d’une spécification de besoin
• Architecture & design en VHDL avec des DSP
2008 – IBM (Elsys-design), Corbeil Essonne, 8 mois
* Simulation pervasive d’un chip utilisé dans une console de jeu :
• Simulation du POR en perl
2006-2008 – SPIDCOM (Elsys-design), Bourg la Reine, 16 mois
* Etude et développement d’un bridge DMA :
• Spécification et architecture du bridge DMA composé d’un protocole AMBA AHB
• Design VHDL
* Intégration d’un contrôleur DDR2 dans un FPGA :
• Synthèse, intégration & debug d’un contrôleur DDR2 dans un stratix d’altera
* Etude et développement d’un DMA :
• Spécification et architecture du bloc DMA composé de 6 interfaces dont une interface AMBA AHB, une interface AMBA APB et une interface AES (Encodage et décryptage)
• Design VHDL, synthèse (DC), simulation (modelsim).
2006 – PHILIPS/NXP (Elsys-design), Suresnes, 4 mois
* Développement de fonctions d’un ASIC dédié au monde du téléphone mobile :
• Implémentation des fonctions : transformées graphiques au format VC-1 (codec video)
• Codage du contrôle de la fonction de filtrage.
• Design VHDL, définition de l’architecture, synthèse (Cadence Ambit), simulation (NCSIM) et écriture de testbench pour simulation unitaire.
AMCC
- Hardware Design Engineer
2004 - 20062005 Aug. – present time. AMCC Essonne, France
creation from scratch of CSIX model for C192N (architecture + design )
Main tools: system verilog with architecture VMM of synopsys
2005 May. – 2005 May. AMCC Essonne, France
Timing analyze initiation –auto formation-
Main tools: einstimer, tcl, EDA tools
2004 Sep. – 2005 Apr. AMCC Essonne, France
Simulation on Q80G
Main tools: C++, tcl
2004 Mar. – 2004 Aug. AMCC Essonne, France
Front End Processing on Q80G
Main tools:
2004 Jan. – 2004 Feb. AMCC Sophia, France
Testability on C192x
Main tools: testbench, EDA tools, tcl
Inside technologies
- Hardware Design Engineer
2000 - 20002000 Jan. – 2000 May. Mission at Inside technologies.
Design & simulation on Bicript (Asic wireless chip).
Main tools: verilog, cadence & unix
subcontractor: Techtonic
IBM
- Hardware Design Engineer
Bois-Colombes 2000 - 20032003 Nov. – 2003 Dec. IBM La Gaude, France
Testability on C192x
Main tools: testbench, EDA tools, tcl
2003 May. – 2003 Oct. IBM La Gaude, France
Testability on byron (embedded PPC) and Leo (embedded PPC)
Main tools: testbench, EDA tools, tcl
2003 Jan. – 2003 May. IBM La Gaude, France
Integration some soft macro in Byron (embedded PPC)
Main tools: verilog
2002 Oct. – 2002 Dec. IBM Raley, N.C. USA
Simulation between antero (Network Processor) an C192 (PRS)
Main tools: vhdl
2002 May. – 2002 Sep. IBM La Gaude, France
Simulation & test in laboratory on PRS 64 Gu
Main tools: C (hll)
2002 Jan. – 2002 Apr. IBM La Gaude, France
test in laboratory on PRS C192 v2.1
Main tools: C (hll)
2001 Apr. – 2001 Dec. IBM Essonne, France
Design & simulation on SPI4 macro (hard macro).
Main tools: vhdl & C
2000 Jun. – 2001 Mar. IBM France La Gaude.
Design & simulation on SCIC (Asic chip). Design on C192 v1.1 (Asic chip)
Main tools: vhdl, synopsys, C
subcontractor: Techtonic
