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Damien THORAL

Blagnac

En résumé

I'm a junior System Engineer, I'm designing new systems for the next satellite generation.

Previously, I studied Integrated Circuit at Grenoble INP - Phelma. I succeed short time missions to design algorithms and systems in VHDL, then I implemented them in FPGA.

Currently, I'm working on the hardware and software of Telecommunication systems.
I continue to develop my FPGA skills with targeting systems on a new card based on Xilinx, I also update Telecommunication alogithms with Matlab to meet customer requirements.

Mes compétences :
Vhdl
Modelsim
Quartus
Unix
Office
Libero
Matlab
Simulink
SystemC
Language C
Java
Vivado
Virtex7
Tcl/tk

Entreprises

  • Airbus group - Processor Systems Engineer

    Blagnac 2016 - maintenant I'm working in the Telecom Satellite department, we design the processors for the digital processing of the Payload.
  • Airbus Group - Ingénieur recherche et développement FPGA

    Blagnac 2015 - 2015 Évaluation d'une nouvelle famille de FPGA durcis aux radiations: RTG4 de Microsemi

    Ce stage étudie deux fonctionnalités du RTG4: le contrôleur mémoire DDR et l'utilisation des DSP (multiplieurs)

    Contrôleur mémoire:
    Étude de la documention existence pour appréhender les configurations possibles (bus AXI, AHB, taille des buffets...), Génération de différents modèles de simulation du contrôleur mémoire DDR, Réalisation du test bench avec des émulateurs
    Évaluation de la bande passante du contrôleur mémoire et du taux d'utilisation des bus.
    Tests réalisés avec des scripts perl pour contrôler des émulateurs.

    Conception et réalisation d'une transformée de Fourier rapide pour étudier les performances des DSP (multiplieurs). L'architecture imposée est une FFT 256 points radix 4 qui offrira de meilleure performance que l'IP proposé par les bibliothèques de Microsemi.
    Étude théorique sur les transformées de Fourier rapide, puis compréhension des deffierentes architectures existantes des FFT.
    Conception faite avec MATLAB/SIMULINK, le design garde la même approche qu'un design fait en VHDL: implémentation des registres et des vecteurs de données à virgules fixes.
    Conversion du code Matlab en VHDL avec l'outil HDL Coder.
    Synthèse avec Synplify, analyses des résultats de synthèses puis optimisation du design Matlab pour cibler au mieux les DSP du FPGA.
  • CEA-LETI - Ingénieur conception FPGA

    GRENOBLE 2014 - 2014 Conception et réalisation d’une liaison série rapide inter-FPGA pour un module de détection de rayons gamma.

    État de l'art des liaisons séries.
    Définition d'une architecture pour la conception du lien série FPGA: table de codage/décodage 8b/10b et PLL à reconfiguration dynamique pour effectuer les synchronisation.
    Conception en VHDL du module d'émission et de réception de la liaison série (caractéristique ci-dessus).
    Simulation Modelsim
    Synthèse et tests sur carte FPGA fonctionnels (Cyclone III Altera).

Formations

  • Grenoble INP Phelma (Grenoble)

    Grenoble 2012 - 2015 Systèmes Électroniques Intégrés, option System on Chip

Réseau