2005 - 2010Depuis Septembre 2005 : ST Microelectronics
Division : R&D
Groupe : Libraries
Equipe : I/O (input/output) architecture.
Activité : IO R&D / Custom IO / ESD & LU (Decharge Electrostatique / Latch up) .
Fonction : Concepteur micro électronicien
Responsabilités :
- Design et layout des structures élémentaires pour la protection ESD afin d'évaluer leurs caractéristiques de point de vue « process » dans les différentes technologies CMOS.
- Design des réseaux de protections ESD à implémenter dans les cellules d'IO afin d'assurer les Target ESD (HBM, MM et CDM) et LU dans les différentes technologies CMOS.
- Design et layout des circuits de tests "test chips" afin de valider les cellules sur silicium et ceci en collaboration avec l'équipe test à "Crolles".
- Simulation de nos tests chips de point de vue ESD et de point de vue fuite.
- Debugge et réalisations de rapports de test des librairies en collaboration avec l'équipe test afin de certifier nos librairies "mat20".
- Développement d'outils d’automatisation du développement de nos cellules (avec le langage interprété SKILL sous Cadence).
- Support clients en les aidants à trouver la meilleure façon d'utiliser les bibliothèques de cellules dans leurs puces: formation des clients, débogage.
- Projets de R & D en collaboration avec l'équipe de ESD en France afin d’améliorer les méthodologies de développement.
Technologies : - Cadence (virtuoso; composer schematics)
- ELDO
- SKILL and TCL/tk
- C langages
- CMOS Technologies
Formations
Ecole Nationale D'Ingénieurs De Tunis ENIT (Tunis)
