Harry ABOUT

En résumé

Entreprises

• EASii IC - Ingénieur

  Grenoble 2009 - maintenant 01/14 – 02/14 : EASii IC – Centre de Design ASIC, Paris (1 mois) Designer numérique
  Etude d’un convertisseur SAR (Successive Approximation Register)
  - Spécification et Design d’un SAR générique qui sera associé à un ADC générique.
  Outils : Environnement Cadence.
  
  09/12 – 12/13 :BULL aux Clayes-sous-Bois (16 mois) Designer numérique
  Equipe IP (design front-end) ;
  conception et mise à jour de plusieurs modules IP pour le circuit BXI (Bull eXtrem Interconnect : contrôleur réseaux 32 Go/s) pour supercalculateurs :
  
  Conception et/ou mise à jour des modules IP génériques :
  - Contrôleurs mémoires pour mémoires de type RF2P11, SR1P11, SR2P11, SR2P22, TC1P11, réalisant les fonctions de dump, d’initialisation, de scrubbing, et gestion de priorité entre les différents modes, dont fonctionnel .
  - Wrapper mémoires pour mémoires de type RF2P11, SR1P11, SR2P11, SR2P22, permettant une vue logique de plusieurs mémoires physiques assemblées.
  - Automatisation de la génération des wrapper mémoires par l’écriture d’un script en Perl & template toolkit
  
  Etude, mise en place d’une stratégie de test (DFT) conduisant à la conception de plusieurs IP génériques :
  - ip_test_box_bl/ml/tl : module gérant l’ensemble des connections & de la logique pour le test des mémoires (bist, redondance, dump)
  - Automatisation de la génération des test box par l’écriture d’un script en Perl & template toolkit
  
  Etude, mise en place d’une stratégie de debug (DFD) conduisant à la conception de plusieurs IP génériques :
  - Multiplexeur de type mix et no-mix
  - Event status register (mode relay, accumulate, internal/external freeze, shift)
  - Debug selection for logical analyzer tuning
  - Performance monitoring
  - Debug timer
  - Debug probe
  - Matcher
  - Conception de 3 niveaux de “debug box”
  
  Pour chaque IP :
  - Mise à jour et/ou écritures des spécifications ;
  - Ecriture et/ou modification RTL du code Verilog (corrections et ajouts de fonctionnalités);
  - Compilation, élaboration, synthèse
  - Simulations et déverminage.
  Outils : NC, Design Compiler, DVE, VCS, HAL, Spyglass, SOS
  
  06/10 – 10/11 BULL aux Clayes-sous-Bois (17 mois) Designer numérique
  Equipe ASIC-DV PEI (design front-end); conception et mise à jour de plusieurs modules du circuit BCS2 (Bull Coherent Switch : controleur de cache de type NUMA) pour supercalculateurs:
  Conception et mise à jour des modules :
  - CFGM (Config Manager) : accès CSR (QPI, JTAG, I2C, SBUS), concentration d'erreurs et reporting, Debug bus, clock enable et reset management, BIST ;
  - Performance Monitoring protocol coherent;
  - Performance Monitoring protocol non coherent;
  Pour chaque module :
  - Mise à jour des spécifications ;
  - Modification RTL du code VERILOG (corrections et ajouts de fonctionnalités);
  - Mise à jours des scripts de synthèses et synthèse sous Design Compiler et Ambit (pour preuve formelle).
  - Analyses des rapports de synthèses
  - Simulations et déverminage.
  - Participation et au Test Plan et ecriture de propriétès PSL.
  Pour les unités LLCH, LLXH_H, LLXH_V :
  - Mise à jours des scripts de synthèses, synthèse et analyses des rapports de synthèses
  
  Equipe design front-end pour le circuit BXI (Bull eXtrem Interconnect : controleur réseaux 32 Go/s):
  - Etude de la norme PCIexpress
  - Etude du designware PCIexpress synopsys et cadence
  - Co-étude de l'architecture du module PCIe Gen 3 x16 Agreggation Layer avec
  un architecte d'Intel d'Albuquerque US,NM
  - Ecriture des spécifications de microarchitecture.
  Outils : HAL, Ambit, NCSIM (Cadence), Design Compiler, msc.
  
  09/09 – 12/09 ST-ERICSSON à Grenoble
  (3 mois) Designer numérique – Intégration IPs
  Mise en place du flot avec l’insertion d’outils pour automatiser
  l’assemblage d’IPs au niveau Top des SoCs multimédia Nomadik STn8500:
  - Portage des IPs dans le format IP-Xact
  - Définition des interfaces IP-Xact “BusDef” pour faciliter leurs intégrations au Top
  - Support du contrôleur niveau Top
  - Proposition d’amélioration du flow pour l’intégration des IPs.
  Outils : Magillem, VHD

• EASII-IC - Ingénieur micro-electronique

  2009 - 2009 De 2009 à 2009 chez STEricsson - Grenoble (3 mois) : Designer numérique
  Evaluation de l’outil d’assemblage IPXACT Magillem, appliquée au projet Maja de type modem baseband :
  - Definitions de plusieurs Bus definitions / abstraction definitions
  - Packaging des IPs du niveau SOC au format IPXACT (xml)
  - Ecriture de nouveaux composants VHDL regroupant, par fonctionnalités, la logique du niveau SOC
  - Transformation VHDL > VERILOG du niveau SOC à l’aide de l’outil RTL Compiler
  - Construction du niveau SOC à l’aide de l’outil Magillem
  - Evaluation de l’ensemble des fonctionnalités de l’outil Magillem
  - Rapport des bugs constatés, et des différentes améliorations possibles de l’outil
  
  Outils : Magillem, RTL Compiler, Clearcase.

• EASII-IC - Ingénieur micro-electronique

  2008 - 2009 De 2008 à 2009 chez Inside Contactless - Aix en provence (9 mois): Designer numérique
  Validation en simulation de scénarios de communications des circuits MRead V3.1 et V3.2 de type NFC:
  - Ecriture et mise à jour de stimulis verilog pour des scénarios de communication utilisant l’I2C, la RF, le SWP, l’uart RxTx, l’uart 7816, l’uart DCLB, le SPI dans différents modes (ISOA 106/424k, ISOB 106/424k, Felica 212/424k, ISO15693 …)
  - Ecriture et mise à jour de stimulis verilog pour des scénarios de communication utilisant la TestRom
  - Ecriture et mise à jour de stimulis verilog pour des scénarios de communication utilisant l’OS
  - Ecriture et mise à jour de code C et assembleur pour le cœur du MicroRead
  Simulations RTL et GateLevel de tous les scénarios de communications, debug, rapports et automatisation de rapports de simulations, archivage sous DesignSync.
  
  
  Outils : NC Verilog, Simvision, DesignSync.

• Elsys Design - Ingenieur

  Cachan 2006 - 2007 De 2006 à 2007 chez NXP / Philips Caen – (10 mois), equipe Contactless Reader :
  Circuit PN533Emu :
  - Adaptation du code RTL du PN532 avec les specifications du PN533EMu
  - Testbench/simulation RTL (Modelsim)
  - Synthese sous Ambit et Synopsis
  - Floor planning sous Silicon Ensemble
  - Placement sous PKS
  - Génération du clock tree sous PKS
  - Optimisation de setup et de Hold Sous PKS
  - Routage sous Silicon Ensemble
  - Extraction de parasites (best, typ, worst) sous Silicon Ensemble
  - Génération des fichiers SDF sous Primetime
  - Static Timing Analysis sous Primetime
  - simulations Backannotées

• Thales Microelectronics - Ingenieur

  Courbevoie 2001 - 2006 De 2005 à 2006 chez VMTS – Paris (12 mois), equipe Backend
  
  Circuit UMTS : G1 ES1 & ES3 :
  -Analyse Statique de Timing (STA) sous PrimeTime (Synopsys):
  -Définition des contraintes Core en mode fonctionnelle, scan et boot
  -Définition des contraintes de toutes les interfaces (EMI, RFDL …)
  -Définition des contraintes OCV (On Chip Variation)
  -Définition des contraintes SI (Signal Integrity)
  -Mise au point de scripts automatiques de STA
  -Analyse des résultats STA Core et I/F
  -Mise en place de solutions pour les violations
  -Analyse de tous les asynchronismes du circuit
  -Génération de contraintes spécifiques pour Physical Compiler
  -Génération de contraintes spécifiques pour la DFT
  -Génération des fichiers SDF pour l équipe Front End
  Formation : PrimeTime
  
  
  De 2003 à 2005 chez Motorola / Freescale - Toulouse (18 mois) equipe Backend
  
  Circuit de type Power over LAN : Ron, Garon, Paige :
  -Synthèse sous Synopsys
  -Floor planning sous Silicon Ensemble
  -Scan reordering sous Silicon Ensemble
  -Placement sous Silicon Ensemble
  -Optimisation de placement sous First Encounter
  -Génération du clock tree sous Silicon Ensemble
  -Routage sous Silicon Ensemble
  -Extraction de parasites (best, typ, worst) sous Silicon Ensemble
  -Génération des fichiers SDF sous Primetime
  -Static Timing Analysis sous Primetime
  -Generation de pattern de test sous Fastscan (stuck at faults, IDDQ)
  -Simulation des patterns de test sous Nc Verilog
  -Preuve formelle sous Verplex & Formality (Rtl to Structural to Postlayout)
  
  Formations : Silicon ensemble, CADENCE
  
  
  De 2001 à 2003 chez Melco Mobile Communication Europe / Mitsubishi - Cesson Sévigné (29 mois) : equipe Front End
  Circuit UMTS, travail sur different IP : UMTS General Timer and Event Generator, RF Controller, Primary Synchronisation Code Searcher, RxFir Filter, Direct Current Measurement Unit, Direct Current Compensation :
  -Spécifications
  -Définition de l’architecture
  -RTL VHDL et Test Bench
  -Simulation module et top level sur Model SIM
  -Synthèse sous Synopsys
  -Adaptation du RTL pour FPGA Stratix ALTERA
  -Test sur board FPGA
  
  Formations : UMTS

• VLSI Technologie - Ingenieur

  1999 - 2001 De 1999 à 2001 chez VLSI / Philips semiconductors - Sophia Antipolis (19 mois) : equipe Front End
  Circuit GSM/GPRS/EDGE : travail sur different IP : Radio Serial Link, DSP Timer, GSM Timer :
  -Spécifications
  -Définition de l’architecture ;
  -RTL Verilog et Test Bench;
  -Simulation module et top level sur Model SIM
  -Synthèse sous Synopsys
  -Insertion de Scan et calcul des patterns de test.
  
  Formations : Simulation CADENCE, Synthèse SYNOPSYS, DFT

Formations

• Ecole Supérieure D'Ingénieurs En Electronique Et Electrotechnique

  Noisy Le Grand 1992 - 1998 Ingénieur microélectronique

• Lycée Carnot

  Paris 1984 - 1992 Baccalauréat