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Marc LEVREL

Paris

Electionseuropéennes 2024

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En résumé

Après une expérience en R&D dans un grand groupe, puis des expériences variées et enrichissantes en tant que consultant, une expérience en développement (chef de projet et charge d'affaire) de divers calculateurs au sein du PMI, je suis ingénieur matériel pour le développement des matériels des CMS des navires produits par DCNS.

Mes compétences :
Rugby
Informatique industrielle
Gestion de projet
Electronique

Entreprises

  • DCNS - Ingénieur matériel

    Paris 2013 - maintenant Programme PA CDG ATM2
    Développement et suivi sous traitance pour les matériels du CMS (Combat Management System)

  • IRTS - Project leader & Account Manager

    CHAMBRAY LES TOURS 2009 - 2013 Responsable chargé d'affaire (2012-2013) :
    Interface client, suivi spécifications et développement, planning, budget, production.
    Gestion de Projet (2009-2013):
    Panel PC durci pour systèmes embarqués terrestres.
    Suivi technique, planning et matériel.
    Développement, Intégration et qualification.

  • Matis Benelux - Consultant

    2006 - 2009 Thales Alenia Space ETCA
    Support réseau aux opérateurs mobiles.
    Projet BlackBerry pour Alcatel-Lucent

    Adjoint Telecom Manager
    Adjoint Ressources Manager

    Design d'un FPGA pour satellite


    Thomson - TSC (Silicon Components)
    Test et vérifications d'un sous-ensemble DSL pour Chip VDSL

  • SAGEM DS - Ingenieur

    PARIS 2002 - 2006 2005 - 2006 Transmissions Radio.
    AASM-CBEI : Conception et test d'un FPGA permettant la transmission par radio d'une image (6 mois)
    Conception d'un FPGA Altera (StratixII EP2S60) assurant la récupération d'une image provenant de la carte imageur et conversion de protocole pour la transmission radio. Conceptions des moyens de tests et de validation associés.
    2004 - 2005 Equipements de navigation
    Rafale-UTR-SPV2 : Traitement des obsolescences de la carte de traitement numérique de la Centrale Inertielle (12 mois)
    Encadrement de 2 personnes pour la réalisation technique du projet.
    Conception d'un FPGA Altera (Cyclone) assurant l'interface entre le processeur et tous les périphériques (RAM, Flash, 1553,...) ainsi que les cartes esclaves (bus VME) pour la carte électronique. Simulation et synthèse du composant. Analyse de timing. Couverture de code. Documentation projet (Norme DO254). Validation de composant sur carte.
    2004 Radiocommunications Militaires
    DRHD : Démonstrateur de Radio Haut Débit (7 mois)
    Conception d'un bloc de régulation de puissance d'émission radio. Spécification, conception et simulation. Integration dans module de gestion radio sur Altera Stratix S25 puis S80. Validation de la fonction dans le système complet, comprenant carte S80, équipement de contrôle, partie RF et analogique.
    2004 Systèmes de guidage
    AASM-DSMF : Dispositif de sécurite de mise à feu (3 mois)
    Conception d'un FPGA Actel (54SXA) pour carte électronique. Simulation et synthèse du composant. Analyse de timing. Couverture de code. Documentation projet (Norme DO254). Validation de composant sur carte.
    2002 - 2003 Systèmes de navigation
    CI-M51-Carte de traitement numérique de la Centrale Inertielle (22 mois)
    Essais de qualification pour choix de composants. Conception d'un FPGA Quicklogic (Eclipse) pour carte électronique, simulation, synthèse, analyse de timing, couverture de code. Revue et reprise d'architecture carte. Documentation projet, spécifications et besoins. Conception d'un FPGA Quicklogic (Eclipse) pour carte électronique, connections µP et capteurs. Reprise du composant pour évolution de fréquence. Validation du composant sur carte.

  • STMicroelectronics - Stagiaire

    2001 - 2001 Division Set-Top-Boxes
    Carrollton (Texas, USA) - QAM-FEC (2 mois)
    Normalisation d'un bloc (QAMFEC) en vue de créer un IP Block.
    Prise en charge du bloc de démodulation QAM. Mise en place de modifications au niveau RTL pour adapter le bloc aux contraintes IP. Simulations et validation du bloc. Documentation
    Grenoble (38) - STV0295, System-On-Chip (ASIC) : contrôleur d'interface pour les couches physique et MAC (couches de protocoles de bas niveau) pour Set-Top-Box Câble Interactif. (4 mois)
    Design (adaptation de blocs déjà existants aux nouvelles spécifications), les blocs sont le bloc de contrôle des périphériques de communications (PIO, UART,...) et le bloc de démodulation Out-Of-Band pour la norme DCII. Simulations et vérifications des blocs. Validation des blocs. Documentation.

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