Grenoble
RETROUVEZ GRATUITEMENTRésultat de la municipale à Grenoble
Résultat de la municipale dans l'Isère
ASIC/FPGA flow development:
- RTL design (VHDL/Verilog)
- HLS Design (C)
- Synthesis
- Lint/CDC checks
- Formal proof
-TA Signoff
Mes compétences :
RTL
VHDL
Verilog
Physical synthesis
Formal Proof
STA
