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Sylvain HOR

PARIS

En résumé

17 ans d'expérience en conception ASIC/FPGA.

• Connaissance approfondie des flot de conception de ASIC/FPGA, de la spécification jusqu'à la validation sur plate-forme: architecture, codage RTL, partitionnement, synthèse, routage, STA et validation.

• Architecture SoC: Système DSP, CPU ARM, bus AHB, modem et autres modules de traitement de signal (viterbi, turbo codeur, démodulateur, …).

Entreprises

  • Securymind - Responsable systèmes numeriques

    2014 - maintenant Projet Cryptograhie
    • DPA, SPA, Brute force
    • C, ASM, python, Vérilog
    • Prototypage sur plateforme FPGA

  • MStar Semiconductor - Ingenieur ASIC/FPGA

    Issy-les-Moulineaux 2005 - 2014 Projet Homeplug AV2 (CPL)
    • Analyse des algorithmes de traitement du signal et élaboration de l’architecture
    • Développement des modèles bit true des modules sous Matlab
    • Développement RTL, validation

    Projet cellulaire 4G : LTE - Responsable du développement du sous-système U-PLANE
    • Elaboration de l’architecture du système
    • Développement RTL, intégration et validation top level, synthèse, STA

    Projet cellulaire 3G : TD-SCDMA - Responsable du développement des sous-systèmes Bit Rate Processing et Rx Modem
    • Analyse de la norme et des algorithmes de traitement du signal, élaboration de l’architecture des systèmes et des modules
    • Développement RTL, intégration et validation top level, synthèse, STA
    • Définition et mise en place de la méthodologie de validation
    • Prototypage sur plateforme FPGA

    Projet cellulaire 2.75G : GSM/GPRS/EDGE - En charge des sous-systèmes DSP et Audio
    • Développement RTL, maintenance et amélioration des modules, synthèse, STA
    • Prototypage sur plate-forme FPGA
    • Spécification des plans de test
    • Ecriture de drivers en C et validation sur plate-forme FPGA puis circuit ASIC

  • Wavecom - Ingenieur ASIC/FPGA

    Issy les Moulineaux 2001 - 2005
    Projet cellulaire 2.75G : GSM/GPRS/EDGE
    • Spécification de besoin des plate-formes FPGA
    • Développement RTL, intégration des coprocesseurs et périphériques de l’ARM, du DSP TEAK, et de la partie graphique
    • Partitionnement sur différents FPGA, synthèse, routage
    • Ecriture de drivers en C et validation sur plate-forme FPGA

    Projet cellulaire 3G : UMTS
    • Analyse de la norme et élaboration de l’architecture du sous-système codec
    • Développement RTL et portage sur FPGA

  • EADS - Ingenieur ASIC/FPGA

    Blagnac 1997 - 2001 Division GDI Simulation, Suresnes
    • Spécification d’un système de traitement de messages code laser, développement RTL, portage et validation sur plate-forme FPGAs

    Division Matra Bae Dynamics, Vélizy
    • Spécification de l’architecture d’un système d’asservissement numérique, développement RTL, prototypage sur FPGA

    DivisionAérospatiale Matra Missiles, Bourges
    • Développement RTL d’un DSP, d’un coprocesseur et de l’interface flot de données

Formations

Réseau

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