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STMicroelectronics
- Ingénieur front-end, SOC design/integration
2012 - maintenant
responsable de l'activité "design frontend et intégration SOC" pour le développement d'un processeur multimedia.
J'ai en charge l'intégration d'IP au niveau top de SOCs, ainsi que l'amelioration du flow d'integration, à travers l'automatisation et la génération du design RTL de sous-sytemes ("IOring", "periph cluster"), avec de forte contrainte low power, temps reel, implementation physique.
Responsable des deliverables, du planning, du reporting et de l'équipe de l'activité integration SOC.
Echanges quotidien en anglais avec les équipes "vérification", "backend", "DFT" (Italie, Maroc, Inde, Finland, suede)
Outils: VHDL, Verilog, IPXACT, Magilem, perl, verdi (ECO), NCSIM, questaim, synopsis, spyglass, verification formelle.
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CEA-LETI
- Ingénieur électronicien CEA, hardware, software, design VHDL sur FPGA Xilinx Vitex6
GRENOBLE
2011 - 2012
Dans le cadre des projets Retine/Pharmea du departement d'electronique pour la santé du CEA grenoble, une plateforme d'acquisition temps réelle, multi-voies (1024) de signaux neuronaux a été développée.
Ma mission au sein de l'équipe en charge du projet a été la modelisation Matlab, puis l'implémentation, le test et le deploiement sur carte du firmware VHDL en charge du traitement des données en temps réel. (filtrage, detection, triage)
La plateforme (Neuro-PXI) développé, met en jeux plusieurs cartes FPGA/ASIC interconnectées avec une contrainte temps réelle forte.
L'implémentation a été faite en liaison forte et permanante avec les developpeurs hardware et sofware ainsi que les differents clients finaux (neuro-bioligistes).
Outils: FPGA Virtex6, Spartan3, VHDL, RTL, simulation, analyse timing, test sur carte, traitement du signal.
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CNRS
- Ingénieur électronicien, hardware et software, design sur FPGA Altera Stratix IV
Paris
2010 - 2011
Dans le cadre d'un projet de 12 mois et l'amélioration du projet LOFAR (projet LSS: "Lofar Super Station") j'ai été en charge du développement d'un correlateur large bande de réseau d'antennes, sur plateforme FPGA Altera stratixIV.
J'ai modelisé (avec Matlab), puis implémenté et validé en VHDL et sur carte des algorithmes le traitement du signal (filtrage, fenetrage, FFT, correlateur) permettant de qualifier les mini-réseaux d'antennes destinées à étendre la gamme des fréquences observables du radio télescope LOFAR.
L'instrument de mesure et le software de control ont été mis en place et qualifié et les premiere mesures atronomiques ont été réalisées.
(Outils: VHDL, Altera Quartus II, Modelsim, C/C++, Matlab)
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CNRS
- Ingénieur recherche, test et intégration
Paris
2009 - 2010
Développer, tester et qualifier des applications de traitement de signal et d’interfaçage sur FPGA. (FFT, filtres polyphases, interfaces Gb Ethernet) de radiotélescopes de nouvelle génération (projet : « Lofar », « Embrace » « SKADS »).
Développement d’outils de test pour valider le fonctionnement des différents systèmes. (Firmware, cartes FPGAs, antennes, software, etc).
Tests de firmwares (FPGAs: Virtex IV, Quartus II).
Tests software.
(Outils: VHDL, Xilinx ISE, Altera Quartus II, Modelsim, C, C++, TCL, Matlab)
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Infineon Technologies AG
- Stagiaire en projet de fin d'étude
LA CHAPELLE SUR ERDRE
2008 - 2008
Au sein de l'équipe en charge du design des tests d'une puce destinée au téléphones portables et réalisant une modulation GSM (EDGE), le but de mon stage était le design en VHDL, sur un FPGA virtex 4, d'un cœur de processeur capable de réaliser des algorithmes complexes afin d'évaluer le bon fonctionnement de cette puce.
Après avoir analysé les algorithmes à réaliser, une architecture optimisée fut imaginée puis implémentée. Le design ainsi créé fut ensuite testé corrigé et amélioré et ses performances furent évaluées grâce à des testbenchs et une modélisation Matlab.
Ainsi, une solution performante, fonctionnelle remplissant entièrement le cahier des charges fut implémentée.
Missions:
Développement d’un cœur de processeur sur un FPGA de chez Xilinx pour le test d’un récepteur/émetteur 3G.
Implémentation d’une architecture hardware optimisée pour le calcul d’une FFT et d’algorithmes complexes permettant l’évaluation d’un rapport signal sur bruit appelé EVM (« Error Vector Magnitude »).
Modélisation du design sous Matlab.
Simulation et validation du design implémenté avec Modelsim, synthèse.
(Technologies: Edge, GSM, QPSK, VHDL, Final State Machine, Xilinx ISE, Modelsim)
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Infineon Technologies AG
- Stagiaire en entreprise
LA CHAPELLE SUR ERDRE
2006 - 2007
Dans le cadre de l'année en entreprise à l'étranger proposée par CPE Lyon, j'ai effectué un stage de 1 an chez Infineon à Munich en Allemagne.
Au sein de l'équipe responsable de l'automatisation des tests d'un processeur réseau, mon rôle fut la réalisation de tests et de scripts de tests en langage TCL afin de d'évaluer les nouvelles fonctionnalités implémentées dans cette puce.
Missions:
Tests système d’un processeur réseau (Convergate D),
Analyse et débogage de firmwares et de softwares,
Support technique pour d’autres départements et des clients.
Automatisation de tests en langage Tcl.
Evaluation de cartes de démonstration.
(technologies : X-DSL, Ethernet, TCP/IP, AAL5, LLC, ATM, PosPHY, Utopia)
