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Zied ALOUI

PARIS

En résumé

Mes compétences :
VHDL
ModelSim
FPGA
C Programming Language
Python Programming
Matlab
Java
Advanced RISC Machine (ARM)
UNIX
TCP/IP
SystèmC
Programmable Interrupt Controler (PIC)
HTML
Ethernet
DSP
Cascading Style Sheets
C++
Assembler
Android
Transceivers
ARINC 818

Entreprises

  • ECE ZODIAC AEROSPACE - Stage, Metier FPGA

    2014 - 2014 Design d'une IP en VHDL d' un décodeur vidéo ARINC 818 sur FPGA.

    - Étude de la norme ARINC 818
    - Choix du matériel pour le banc de test
    - Rédaction de la spécification du système
    - Implantation du système sur la carte ALTERA Cyclone V GT .

    Environnement Technique : Windows 7, Générateur ARINC 818, Carte FPGA Cyclone V GT(ALTERA), carte SFP (Port HSMC), carte DVI (Port HSMC), Modelsim, Quartus, VHDL, norme ARINC 818 - Fibre Channel.

  • Laboratoire d'informatique de Paris 6, UPMC - Stage ingénieur

    2013 - 2013 Missions :

    -Développement d'un système autonome pour le monitorage du niveau du vin dans le processus d'affinage en barrique.
    -Cahier des charges : carte de développement XLP–8 bits avec un cœur PIC18F87K22, capteur ultrason à déterminer pour le système.

    Réalisation :

    -Etude de faisabilité du système.
    -Choix du capteur ultrason.
    -Etude de l’environnement PIC de Microchip.
    -Conception du système à l'aide de la carte de développement XLP – 8 bits avec un cœur PIC18F87K22.

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