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Chambaud MICHAEL

LYON

En résumé

Mes compétences :
modelsim
Xilinx
électronique
Reqtify
DO254
Altera

Entreprises

  • ADENEO

    maintenant
  • Adeneo - Ingénieur d'étude Logiciel / FPGA

    Ecully 2008 - maintenant ADENEO Interne et pour le compte de clients (SAGEM, THALES)

    - R&D sur des architectures video, développement de filtre de convolution, Filtre de Canny, reconnaissance d’objet ( SIFT) en utilisant Vivado HLS et OpenCV.

    - Développement de FPGA et du logiciel associé sur un cyclone 3 dont la fonction est de réguler la charge de super capacité.

    - Conception d'un interpréteur de commande en C pour effectuer des simulations sur l’outil Modelsim.

    - Développement d'un logiciel de test des diverses interfaces du Soc Zynq (Ethernet, CAN, DDR2, GPS, I/O, XADC).

    - Spécification, conception, codage et intégration sur divers projet normé DO254.

    - Certification XILINX (Xilinx Alliance Program)

    Environnement technique :
    FPGA : Altera Cyclone 3, Xilinx Serie 7, 6, 4, 3, Microsemi
    Logiciel : PC/Windows, Vivado, Vivado HLS, Quartus, SDK, ISE, OpenCV, Reqtify, Libero, Synplify, ModelSim
  • MEDIANE SYSTEME - Ingénieur d'étude

    Le Pecq 2006 - 2008 ALSTOM POWER (Projet au forfait) Juillet 2006 à 2008 / 24 mois

    Activité de spécification, conception, codage, simulation et intégration dans un environnement contraint. Développement de 4 FPGAs et du logiciel de test de 2 microprocesseurs d'une carte destinées à piloter des entrées sorties dans une centrale thermique (SIL 3).

    IMAJE SA (Assistance technique) Avril à Juillet 2006 / 3 mois

    Activité de spécification, conception, codage, simulation et intégration d'un FPGA de pilotage d'une tête d’impression de 96 jets d’encre avec compensation d’erreurs mécaniques pour chacune.

    Environnement technique :
    FPGA : Xilinx Serie 3, Microsemi
    Logiciel : PC/Windows, Quartus, Libero, Synplify, ModelSim, CodeWarrior
  • DIGIGRAM - Ingénieur d'étude

    Montbonnot 2005 - 2005 DIGIGRAM Monbonnot (38) Mars à Aout 2005 / 6 mois

    Développement d'un FPGA qui récupère les données dans une trame ETHERNET , et les décode afin de les renvoyer à un controller.

    Environnement technique :
    FPGA : Xilinx Serie 3
    Logiciel : PC/Windows, ISE, SDK,ModelSim

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Réseau

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