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Christophe HURIAUX

Le Chesnay

En résumé

Mes compétences :
HTML / CSS / PHP / Javascript
Java
Langage C
C++
Électronique
Conception de cartes
UNIX
Architectures VLSI
Systèmes sur Puce (SoC)

Entreprises

  • INRIA - Post-Doc

    Le Chesnay 2015 - maintenant Étude des performances d'accélérateurs dans des architectures MPSoC au moyen du framework de simulation Gem5. Développement C et Python, linux embarqué.
  • University of Massachusetts - Research Assistant

    2014 - 2014 Recherche et développement de techniques de reverse-engineering de netlist FPGA pour l'identification de coeurs cryptographique et l'insertion de trojan matériels. Intégration dans le framework de manipulation logique ABC.
  • IRISA - Doctorant

    2012 - 2015 Développement d'un FPGA embarqué reconfigurable dynamiquement intégré au sein d'une architecture 3-D multi-cœurs développée dans le cadre du projet européen FP7 FlexTiles.

    Recherche centrée sur des techniques permettant d'améliorer les capacités de reconfiguration dynamique des FPGAs:
    - Virtual Bit-Stream (VBS): représentation abstraites de bit-streams permettant la relocation de tâches sur une surface logique reconfigurable dynamiquement.
    - Algorithmes de décodage de VBS et de reconstruction en temps-réel des données de configuration finales.
    - Architecture de routage améliorée pour FPGA pour faciliter le placement de tâches hétérogènes.

    Développements:
    - Développement d'un back-end Java pour la génération de bit-streams sur une architecture de FPGA embarquée
    - Spécification et développement d'un modèle RTL VHDL et Verilog d'un FPGA embarqué.
    - Co-simulation C/RTL d'un FPGA embarqué et de son contrôleur de configuration (Cadence NCSim)
  • INRIA / IRISA - Stagiaire

    Le Chesnay 2012 - 2012 Étude et conception d'une architecture de FPGA embarqué à reconfiguration dynamique efficace. Synthèse de plans mémoires sur technologies STMicroeletronics CMOS 130nm et 65nm. Développement d'outils associés au flot de conception de synthèse d'architecture pour la génération de configurations partielles de FPGA avec placement/routage dynamique.
  • RTEMS - GSoC Student

    2011 - 2011 Développement d'une couche d'accès aux médium amovibles via l'implémentation du système de fichier ISO9660 pour systèmes embarqués basés sur processeurs x86 et SPARC/sis.
  • Haiku Inc. - GSoC student

    2010 - 2010 Étude, développement et intégration d'une API publique d'accès aux technologies web (réseaux sociaux, plateformes de micro-blogging). Réalisation d'une librairie native d'interfaçage avec les protocoles HTTP, HTTPS, FTP et intégration au navigateur existant sur ce système d'exploitation.
  • Laboratoire des Technologies Innovantes - Stagiaire

    2009 - 2009 Élaboration de correcteur PID logiciel pour robot pédagogique de suivi de ligne sur microcontrôleur PIC24 et développement d'une version matérielle de cet algorithme sur plate-forme SoPC Cyclone-II Altera.

Formations

  • Université Rennes 1

    Rennes 2012 - 2015 Doctorat mention électronique et télécommunications

    Enhanced FPGA Architecture and CAD Flow for Efficient Runtime Hardware Reconfiguration
  • Université Rennes 1

    Rennes 2011 - 2012
  • École Nationale Supérieure Des Sciences Appliquées Et De Technologie E.N.S.S.A.T. (Lannion)

    Lannion 2009 - 2012
  • IUT De L'Aisne

    Cuffies 2007 - 2009 DUT GEII
  • Lycée Jean Calvin

    Noyon 2004 - 2007 Bac S - SI

Réseau