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Jean DION

Sainte-Livrade-sur-Lot

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En résumé

Mes compétences :
VHDL FPGA et Matlab
Synplify
Programmation c
Homeplug AV
LTE
Traitement du signal
XilinxISE/ModelSim
UMTS
802.11n/ac/ad

Entreprises

  • B-COM - Ingénieur R&D

    Sainte-Livrade-sur-Lot 2013 - maintenant Ingénieur R&D sur les réseaux et systèmes de communication

  • Orange Labs (Cesson Sévigné) - Ingénieur de recherche

    2010 - 2013 Objectifs : Etude d’algorithmes de décodage de canal conjoint pour codes LDPC et turbocodes binaires et double-binaires, preuve de concept sur cible FPGA pour un cas d’usage multistandard flexible.

    • Codage de canal appliqué aux standards UMTS, LTE, 802.11n/ac/ad, 802.16m, Homeplug AV,

    • Maitrise des algorithmes de décodage de canal : Propagation de croyance, BCJR, …

    • Orientation des axes de recherches, animation de débats devant des experts, anticipation des
    contraintes techniques rencontrées, Rédactions d’articles en anglais, défenses des travaux dans le milieu international.

    • Preuve de concept sur un cas d’usage LTE/IEEE 802.11n sur FPGA Virtex 6, prototypage et masque ASIC TSMC 65nm. Réduction de la complexité pour une architecture compétitive. Etude algorithmique pour un cas d’usage HomeplugAV/ IEEE 802.11n.

    • Encadrement de TD/TP pour Master II (15h), 3 publications (disponibles sur demande).

  • STM Norway - Année de Césure (Année Jeune Ingénieur)

    2008 - 2009 Objectifs : Travaux d’architecture de décodage de canal dans le cadre d’une proposition de standardisation pour le standard DVB-RCS2.

    • Architecture de décodage d’un turbocode 16 états, étude de parallélisme, séquençage, amélioration des débits de décodage. Code VHDL, Cible Virtex 4. Principal contributeur.

    • Adaptation d’un transmetteur compatible avec le standard DVB-RCS pour la version DVB-RCS2. Réalisation de la structure d’encodage. Réduction de la complexité. Deux contributeurs.

    • Travail dans une équipe internationale.

  • TELECOM Bretagne - Projet de développement

    Brest Cedex 3 2007 - 2007 Ce projet consiste à implémenter un jeu TETRIS sur circuit FPGA.
    Le but de ce projet est de déterminer le cahier des charges fonctionnelles du jeu de TETRIS et de réaliser son implémentation sur une carte FPGA à l'aide du logiciel Xilinx ISE.
    Il a été réalisé avec un groupe de 4 personnes sur une période de 5 mois (entre février et juin 2007) sur 100h.

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