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Julien RAOULT

VÉLIZY VILLACOUBLAY

En résumé

Compétences :

Langages : VHDL, MATLAB, C, C++, 68000

Logiciels : ISE, QUARTUS, MODELSIM, CVS (SVN), Hg (Mercurial)

Réseaux : Modèle OSI, API Socket

Normes : protocole AHB, BT656 (SD), HD, IENA, TMNS, IRIG106

Mes compétences :
API
FPGA
Matlab
Soc
Socket
Traitement du Signal
VHDL
VHDL FPGA

Entreprises

  • ZDS

    maintenant

  • Zodiac Aerospace / Consultant - Ingénieur développement

    Plaisir 2010 - maintenant Projet Airbus A320 NEO :
    * Développement d'une IP de restitution de données sur Ethernet suivant des protocoles de télémesures Airbus (IENA) et TmNS (standard) pour XMA Zodiac, codeur de télémesure miniature Zodiac-XMA. Implémentation hardware des couches réseau du modèle OSI (MAC,UDP, IP) sur FPGA

    * Développement d'une IP PCM IRIG106 au format Class I & II, gestion dynamique jusque 16 formats de grilles différentes + gestion scrambling, parité, codage bit pour des applications défense/militaires.

    * Développement IPs SRAM & SDRAM de gestion mémoire

    Spartan6, VHDL, C, Télémétrie, RhodeCode, Mercurial Hg

  • Zodiac Data Systems / Consultant ATEME - Ingénieur Electronique Numérique

    2008 - 2010 Codage de FPGAs pour des équipements embarqués sur le lanceur Ariane 5 ou présent dans la station de télécommande et sauvegarde ARIANE (TSAR).

    * Spécification, conception, validation et intégration d’un FPGA (Xilinx SPARTAN3ADSP) dédié à la partie traitement du signal du nouveau système de neutralisation du lanceur Ariane 5.

    * Spécification, conception, validation et intégration de FPGAs (Xilinx SPARTAN3A / SPARTAN3ADSP) et CPLD (Xilinx
    XC95288XL) dans le cadre de l’évolution de la station

    * Spécification, conception, intégration du nouveau système de neutralisation du lanceur Ariane 5.

    Compétence : VHDL (design), C (modèle de validation), MATLAB (traitement du signal), Algorithme CORDIC

  • ATEME - Ingénieur Electronique Numérique

    Bièvres 2004 - 2008 * Codage d’IPs VHDL pour plateformes d’encodage HD. Rédaction des documents d’architecture, de spécifications et de test unitaires. Ecriture des testbenchs associés, du modèle de validation en langage C pour génération des données de références. Simulation sous Modelsim. Analyse des timings. Integration sur plateforme FPGA via scripts TCL.

    * Participation à la première génération de l’encodeur H264-SD multi FPGA sur cible Altera EP2S180 / EP2S60.
    Conception du module d’interface SERDES entre les FPGAs compatible avec la norme AHB. Conception d’un bridge pour interfacer une IP Altera controleur DDR avec le bus AHB. Conception d’une IP générique de gestion de flux BT656 supportant tous les formats SD-HD et compatible AHB

    * Développement de la seconde gérération de l’encodeur H264-HD sur cible FPGA Altera Stratix II et Xilinx Virtex V
    Conception de différents modules de traitement video temps réel :
    IP de gestion contraste, luminosité, teinte et saturation de l’image
    IP générique logo avec gestion d’effet de transparence et compatible AHB. IP de resize video horizontal et vertical à la volé sur le flux entrant. Gestion multi instance jusqu'à 4 voie d’entrée SD. Flux de sortie compatibles AHB ou video port DSP. Ecriture du modèle de référence en C
    IP multi instance (mono voie HD , 4 voies SD) de génération de plan video décimés pour module d’estimation de mouvement.

    * IP de synchronisation sur flux MPEG2-TS et d'extraction de flux pour décodage aval.

    * IP d'acquisition audio I2S vers AHB

    * Optimisation ressources du module de décision inter V3 pour l encodeur H264-HD. Analyse du code existant et réécriture pour optimisation logique / fréquence. Simulation, integration et validation sur cible Altera Stratix II

    * Mise en place du squelette FPGA de l encodeur H264 sur la plateforme Xilinx Virtex 5.
    Test et validation des differentes IPs (SERDES, RLDRAM, EMIF) sur cible XV5VLX330 + configuration timing en mode system synchronous entre le FPGA et le DSP (reglage DCM interne pour equillibrer les marges setup et hold des données d’entrée, sortie)

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