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Laurent BERITAULT

FAY-DE-BRETAGNE

En résumé

Je suis spécialisé dans la conception de FPGA et le design de carte. J'ai également des compétences software (dev. en langage C) sous environnement Linux. J'encadre une équipe de 4 personnes pour réaliser différents projets.

Mes compétences :
FPGA
Hardware
Linux
VHDL
VHDL FPGA
Ingénierie
C
Informatique industrielle
Logiciel embarqué
Electronique
Gestion de projet
MATLAB

Entreprises

  • Teamcast Technology - Ingénieur TV Num

    2006 - 2011 Travail au sein de l’équipe R&D composée d’environ 30 personnes pour réaliser des équipements dans le domaine du Broadcast. Les standards employés sont les suivants : DAB, DVB-T, ISDB-T, FLO, ATSC, DVB-T2, DVB-S/S2, CMMB, DTMB. J'encadre 4 personnes pour la réalisation d'un modulateur DVB-T2.

    -Spécification et conception de nouveaux produits : Récepteurs DVB-S/S2 à base de chip Broadcom 4501 et ST STV0900AAC, Modulateur CMMB et DVB-T2, Modulateur multistandard à précorrections adaptatives (gamme MHX)

    -Réalisation des schémas puis suivi du routage avec la sous-traitance
    -Conception FPGA : codage du cœur de modulation, gestion des mémoires externes ( ZBT/SDRAM/DDR3), gestion d’interfaces rapides (ASI,rocket IO, PCI Express), intégration de System On Chip PowerPC et MicroBlaze

    -Programmation sur les cibles suivantes: PIC, PowerPC, Microblaze, PowerQuiccII Pro

    -Utilisation des technologies : Xilinx VirtexII Pro/Virtex 4/Virtex 5/Virtex 6, PowerQuiccII Pro

    -Langages utilisés : langage C, C++, VHDL, VBA

    -Logiciels utilisés : Modelsim, ISE, EDK, Eclipse
  • Alcatel (en prestation) - Ingénieur FPGA

    2005 - 2006 Travail dans la R&D Hardware sur l’évolution d’un BSC pour implémenter le protocole IP sur E1

    -Spécification et conception d’un FPGA réalisant du packet processing/datapath
    -Conception d’une structure System On Chip intégrant un processeur NIOS
    -Utilisation d’un processeur PicaRisc (Altera) dédié « packet processing »
    -Conception des blocs d’accélération matérielle en VHDL pour l’optimisation des temps de traitements
    -Mise en place d’un environnement de simulation en SystemC permettant la génération de trafic. Modélisation des couches protocolaires IP/Ethernet, IP/PPP/HDLC/E1, TDM.
    -Travail avec les technologies Altera StratixII (EP2S90), NIOS II, PicaRisc
    -Interfaces utilisées : Ethernet 1Gb/s, TDM, PCI, DDRII, QDRII, RGMII, SPI3
    -Formation Doulos : SystemC, C++
    -Formation Alcatel University : Ethernet, réseau IP, protocole HDLC/PPP
    -Langages utilisés : SystemC, C++, VHDL, langage C, ASM PicaRisc
    -Logiciels utilisés : Modelsim 6.1c, gcc, Quartus 5.1, NiosII IDE, SOPC Builder
    -Travail au sein d’une équipe de 10 personnes

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