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Nicolas MECHOUK

Gennevilliers

En résumé

Docteur Ingénieur en Electronique numérique, je suis intervenu sur les différentes étapes du cycle en V au sein de projets. Après différentes fonctions au sein de ces projets, d'architecte à intégrateur/vérificateur en passant par développeur, et de chef de projet à responsable qualité, je suis actuellement responsable IVVQ sur des développement de Systems on Chip complexes.

• Pilotage : encadrement d'ingénieurs, méthodologie (cycle en V, SCRUM), entretiens et sélection de collaborateurs, planification et suivi d'avancement, participation aux comités de pilotage, chiffrage de travaux, interface technique auprès de clients, pilotage de sous traitances

• Responsable Qualité.

• Spécification : Rédaction de spécifications fonctionnelles et architecturales.

• Firmware : définition et conception d'architecture, conception système par IP, co-design FW/SW, conception de la vérification.
• Hardware : conception carte numérique à base de FPGA/CPLD.
• Software : conception et développement de logiciel (PC) de test de carte à base de FPGA

• Intégration Firmware : Conception et réalisation de test de carte numérique (HW, FW, SW).
• Intégration Système : Conception et réalisation de test système (HW, FW, SW).

• Programmation : VHDL, Verilog, C.
• Cibles : FGPA Xilinx (Virtex2Pro, Virtex4, Virtex V ; Spartan6, Artix7), FPGA Microsemi (Igloo2, ProAsic3E), CPLD Xilinx (CoolRunner II), Microcontrolleurs (ATMega128, AT91SAM7, PowerPC), PC
• Outils de conception : MATLAB-Simulink, Xilinx ISE et Vivado, Microsemi Libero SoC, Synopsys Simplify, Mentor Graphics Precision, ModelSim et HDL Designer, Aldec Active HDL, IAR Embedded Workbench, DevC++.

• Outil de bureautique : Suites Microsoft Office et Open Office, LaTeX...
• Langue : Anglais lu, parlé, écrit, maîtrise de l’anglais technique, rédaction de documentations, direction de réunions d'avancement projet, direction de réunions techniques.

Mes compétences :
Électronique Numérique
Systèmes embarqués
Firmware
Management
FPGA
VHDL
Pilotage d'activité
MATLAB
Verilog
IVVQ
ASIC

Entreprises

  • Thales Communications & Security - Responsable Intégration, Vérification, Validation et Qualification

    Gennevilliers (92230) 2016 - maintenant

  • Thales Communications & Security - Ingénieur IVVQ

    Colombes 2016 - 2016 Reprise d'un plan IVVQ
    Spécification de la vérification de niveau 1 d'un ASIC

  • Thales Communications & Security - Architecte FPGA

    Colombes 2016 - 2016 Spécification fonctionnelle d'un FPGA de chiffrement

  • Sagem - Chef de projet technique

    PARIS 2015 - 2015 • Responsable de 2 plateaux intégrés (FPGA et Cartes) : chiffrage des travaux, planification et suivi d’avancement, interface technique client, gestion des ressources (humaines et matérielles).
    • Responsable Qualité du plateau FPGA.
    • Conception et vérification FW : Interfaces de bus série de type daisy-chain, Mise à jour de la vérification du FW d’un système GNSS
    • Définition d'architecture FPGA

  • Elsys Design - Chef de projet technique

    Cachan 2015 - 2016 • En prestation chez SAGEM Défense et Sécurité
    • En prestation chez THALES CS
    • Chef de projet "nearshore"
    • Chef de projet et responsable technique

  • Alten - Responsable Programme R&D

    Boulogne-Billancourt 2014 - 2014 Au sein de la Direction Recherche & Développement d’Alten, pilotage d'un programme de recherche et développement :

    Pilotage de 14 ingénieurs d’étude multidisciplinaires (Méthodologie SCRUM):
    * Cadrage des projets,
    * Définition des jalons,
    * Contrôle de l'avancement,
    * Contrôle des livrables (production documentaire ~20 notes techniques par ingénieurs),
    * Suivi journalier et hebdomadaire,
    * Reporting auprès de la direction de la R&D.

    Pendant 4 mois : Pilotage d'un deuxième programme de recherche (7 ingénieurs d'étude) en attendant l’arrivée d'un deuxième responsable.

    Encadrement technique d'une douzaine d’ingénieurs d’étude (Système embarqué, traitement de l'image, contrôle/commande).

    Production documentaire / Support de communication :
    * Rapport de Programme,
    * Fiches descriptives de sujet de recherche,
    * Présentations...

    Sélection de collaborateurs :
    * Sélection dans une CVthèque,
    * Entretient de recrutement avec les candidats.

  • Alten - Consultant

    Boulogne-Billancourt 2011 - 2015 En prestation chez Cassidian, an EADS company
    En prestation au sein de la direction R&D d'Alten

  • Cassidian - Ingénieur Développement / Mise au point Firmware

    Blagnac 2011 - 2013 Dans le contexte d'un développement international, le projet a pour but de proposer un interrogateur IFF (système radar secondaire) complet et embarquable.

    Réalisations :

    Responsable France du Firmware (FW).
    Direction de réunions hebdomadaires sur l'avancement du projet.
    Encadrement de deux ingénieurs :
    * Définition, répartition et planifications des taches,
    * Suivi d'avancement,
    * Contrôle des réalisations

    Spécifications :
    * Participation à la rédaction de spécifications détaillées système.
    * Rédaction des spécifications fonctionnelles du FW d'un CPLD gérant l'IHM physique, les alimentations et les interfaces plateforme, rédaction des spécifications de conception associées ainsi que du document de contrôle des interfaces.
    * Participation à la rédaction des spécifications fonctionnelles FW du FPGA de traitement, relecture et correction des spécifications de conception associées.

    Modification de l'Hardware :
    * Reconception de la partie "numérique" de la carte RF (choix d'un FPGA (Xilinx Artix7) et d'une mémoire de configuration associée (Micron G18 Nor Flash) permettant la programmation rapide du FPGA au démarrage de la carte).
    * Affectation des pins du FPGA.

    Intégration FW :
    * Mise au point / reconception de différentes interfaces (CPU, série rapide, CAN/CNA , maître SPI).
    * Mise au point du système de bus interne.
    * Intégration et test fonctionnels du FW.

    Conception d'outils de test et d'intégration :
    * Définition d'un système d'analyse des performances des chaînes de réception RF : remontée des signaux issus des CAN par le FPGA vers un PC par liaison série RS232 (définition du protocole de communication, définition de l'architecture du système coté FPGA (FW) et PC (SW)), analyse spectrale des signaux.
    * Réalisation du FW correspondant et de la partie analyse spectrale (Matlab).
    * Définition d'un système permettant le test des chaînes d'émission RF : une IHM sur PC permet la configuration des signaux à générer au sein du FPGA, définition de l'architecture coté FPGA (FW) et PC (SW).
    * Réalisation du FW correspondant.
    * Définition et réalisation d'un logiciel de test/intégration.

    Intégration système :
    * Validation de la carte d'alimentation.
    * Définition et mise en œuvre des premiers tests fonctionnels d'intégration entre les différentes cartes du système.
    * Définition et mise en œuvre de la validation des interfaces internes et externes du système.

  • Laboratoire IMS - Dept. COFI - Eq. CSN - Doctorant

    2008 - 2010 Doctorant en microélectronique : Etude et conception d’une structure de Test intégré pour convertisseur analogique numérique.

    Etude et conception d’un banc de filtres numériques pour séparer différentes composantes harmoniques d'un signal (comparaison des performances de différentes topologies de banc de filtres, de différentes structures de filtres, adéquation Algorithme-Architecture).
    Etude et réalisation d’un oscillateur Sigma Delta numérique.
    Etude et réalisation d’un banc de filtres numériques adaptatifs.

    Thèse soutenue le 26 octobre 2010.

  • ENSEIRB-MATMECA - Enseignant vacataire

    2007 - 2007 Cours magistraux, travaux dirigés et pratiques, projets académiques - 55h
    Filières E2 et RSI1

  • Laboratoire IMS - Dept. COFI - Eq. CSN - Doctorant

    2006 - 2008 Doctorant en microélectronique (24 mois) : Architecture sécurisée pour système embarqué.

    Etude DPA sur l’algorithme de chiffrement AES pour obtenir la clé de chiffrement.
    Mise en place d’un flot de conception logiciel sécurisé contre le reverse-engineering, Chiffrement de constantes dans un code C dans le cadre d’un contrat avec la société SAFT.
    Étude de la protection de la propriété intellectuelle des composants virtuels (IP) (Watermarking)
    Conception d’un bloc matériel assurant la sécurité des changements de mode d’une architecture multimode au sein d’un SoC hétérogène. Ce bloc fournit les services d'authentification, de confidentialité et d’intégrité sur la commande de changement de mode envoyée depuis l’extérieur du système.
    Réalisation d’une application client en utilisant le protocole TCP/IP sur FPGA. Analyse des dépassements en surface et en consommation induits sur l’architecture multimode et sur le système global.
    Définition et conception d'un système embarqué à base de micro-processeur et co-processeur FPGA. Prototypage sur Xilinx Virtex II Pro.

    Thèse non soutenue

  • Laboratoire IRISA - Equipe R2D2 - Stagiaire

    2006 - 2006 Stage de Master/Ingénieur (7 mois) : Conception d’un réseau de neurones sur FPGA (système numérique).

    Etude des différents modèles mathématiques d’un neurone (dont le modèle Izhikevich).
    Etude des différentes topologies de réseaux de neurones.
    Etude des mécaniques d’apprentissage au sein d’un réseau de neurones (STDP).
    Définition et simulation d’une application de reconnaissance de caractères par un réseau de neurones.
    Réalisation sur FPGA d’un réseau de quatre neurones.

  • Laboratoire IRISA - Equipe R2D2 - Stagiaire

    2005 - 2005 Stage (3 mois) : Réalisation d’une station de base d’un réseau de capteur ad-hoc.

    Site web embarqué, communications RS232, couche applicative.
    Définition d’un protocole de communication pour la reprogrammation à distance des noeuds du réseau sous contraintes fortes (temps, énergie).

  • THALES-e-TRANSACTIONS CGA - Stagiaire

    2003 - 2003 Stage de technicien supérieur (1 mois) : Développement d'un logiciel de gestion de communication sans contact.

    Etude de la communication (code Manchester) entre la carte d’asservissement et le composant HITAG de Philips, Développement de la couche applicative en C.

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