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Pauline PIERACCINI

SAINT BONNET DE MURE

En résumé

Mes compétences :
Altera
Cadence
DXP
Eclipse
Jasper
Matlab
MENTOR
Mentor Graphics
Microsoft Visio
ModelSim
MS-Project
MSProject
Perl
SYnopsys
System Verilog
TCL
Verilog
VHDL

Entreprises

  • StarChip - Digital Design Engineer

    SAINT BONNET DE MURE 2012 - 2014

  • ATMEL - Digital Design Engineer

    Rousset 2009 - 2012

  • ARM - STAGIAIRE VERIFICATION FORMELLE

    2009 - 2009
    ARM (Sophia Antipolis, 06) 2009
    (6 mois)
    Secteur d’activités: Ingénieur Validation et Test.
    Sujet: Développement de modules « AMBA 3AXI Protocol Checker » pour la vérification preuve formelle.
    Langage Verilog, SystemVerilog, PERL, TCL
    Outils Jasper, MODELSIM

  • VOLTERRA - STAGIAIRE DESIGN NUMERIQUE

    2008 - 2008 VOLTERRA (Reading, Angleterre) : Design numérique d’un ascenseur 2008
    (4 mois)
    Secteur d activité: Ingénieur designer digital
    Sujet: Conception et architecture de circuits intégrés numériques.

    • Création de circuits intégrés numériques et signaux mixtes pour la réalisation d’une machine d’états .
    • Flot de conception, RTL, synthèse, layout, implémentation gate level.
    • Optimisation et tests entre chaque partie de développement RTL.
    • Développement d’un processus de communication SMBus permettant de lire, d’écrire et de commander les données provenant des Slave via un Master.

    langages Verilog
    Outils SIMVISION, CADENCE, SYNOPSYS, ENCOUNTER, VISIO

  • SEAREKA - PROJET ETUDIANT

    2008 - 2008 Projet SEAREKA: Transpondeur préventif 2008
    (5 mois)
    Sujet du projet : Conception d’un transpondeur sous marin permettant de localiser de manière préventive une personne dans un milieu marin en surface et en profondeur.
    Outils Protel DXP, Oscilloscope.

Formations

Réseau

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