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Docea Power
- Field Application Engineer
2013 - maintenant
- Pre-sales activities: organization of training, presentations, implementation and monitoring of Docea solutions to customers
- Post-sales activities: assisting clients in using Docea products providing technical and methodological support
- Back to R & D teams of specifications and improvements to products, participation in product definition
- Testing and validation of new features
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Texas Instruments
- OMAP HW System Architect
Villeneuve-Loubet
2009 - 2013
Etude et analyse de performance et consommation sur les processeur OMAP au niveau SOC et système (Série OMAP3, 4 & 5).
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Texas Instruments
- ASIC Design Development Engineer
Villeneuve-Loubet
2002 - 2009
Team Leader sur l’activité Intégration Front-End (5 personnes) :
Evaluation du projet, définition système et des différents domaines power.
Définition du work-split entre TI et le client et mise en place d’une méthodologie commune (flow et outils).
Définition des impératifs de qualité sur tous les échanges RTL / Netlist aux niveaux IP / Subsystem / Subchip / Top entre TI et le client pour satisfaire aux besoins de chaque activité (Vérification, DFT, Back-end).
Mise en place des outils de vérification statique tel que Spyglass et LEC et des outils de connectivité SOC tel que Spinner, Spider, Naxos. Responsable des échanges TI vers le client sur le RTL et les netlists.
Responsable de toutes les implémentations d’ECO fonctionnel.
Team Leader sur l’activité Vérification fonctionnelle (5 personnes) :
Responsable du design des périphériques TI, la validation et le support au client, mise en place d’un flow automatique de validation.
Corrélation des résultats de STA et GLS. Support sur les activités de Timing Closure et de solutions NFECO.
Leader sur l’activité STA :
Coordination des résultats STA dans l’équipe Design TI, responsable des mises à jour des contraintes STA sur les blocks TI.
Support sur les activités de Timing Closure et de solutions NFECO.
Responsable sur des activités de modifications RTL de blocks, synthèse, floorplanning, simulations RTL & Gate, STA, X-Talk. Ecriture testcase assembleur DSP TI MGS3, génération RTL BIST et Efuse.
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ARM
- Ingenieur Developpement ASIC
2000 - 2002
Responsable de la validation du CPU ARM720TD (8ko $, MMU, CP15, CPU ARM7TDMI).
Génération de vecteurs ATPG et écriture de tests spécifiques pour les régions non-scannable du design.
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EuroMIPS System
- Ingenieur Developpement ASIC
1999 - 2000
Consultant chez Texas Instruments
Durant le développement d’un ASIC Digital Base-Band 2.5G (GPRS et E-GPRS), synthèse de modules, floorplanning, étude d’IR Drop.
Développement d’un “flow” en Perl pour une génération automatique et simplifiée des vecteurs de tests.
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CETIA (Thalès Computer)
- Ingenieur Developpement ASIC
1999 - 1999
Validation d’un ASIC (Bridge CPU Power PC, PCI 32bits-33MHz, PCI 64bits-66MHz et SDRAM 100-133MHZ ou EDO-DRAM 66 MHz.
Ecriture de tests pour valider les nouvelles fonctionnalités ainsi que la correction des bogues de la version précédente
