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Nicolas SAVATIER

Colombelles

En résumé

Ingénieur spécialiste de digital hardware design avec 13 ans d’expérience dans les technologies submicroniques et une large expertise dans le domaine DFT (Design For Test).
Grande maîtrise des différents domaines associés à la DFT :
- Forte expertise dans le domaine ATPG (Automated Test Pattern Generation) à travers l’usage de différents outils (DFTMax/TestKompress)
- Test des mémoires utilisant différentes techniques de BIST
- Profonde connaissance du domaine « front-end » (code HDL, synthèse et vérification)
- Expérience dans le support des modes DFT pour la STA-Static Timing Analysis- (développement de contraintes)
- Bonne connaissance des modes de test des « mixed IPs » (analogue/numérique) – IOs, PLL, LDO

Excellent collaborateur avec une longue expérience dans un environnement de travail international et multiculturel.



Mes compétences :
Verilog
Design
ASIC
Systèmes embarqués
Test

Entreprises

  • NXP Semiconductors - Ingénieur SoC

    Colombelles 2015 - maintenant Responsable de l’intégration de sous-systèmes sur des projets iMX

    - Vérification statique des sous-systèmes (règles de design, interface des différents domaines d'horloge, respect des règles de design afin de minimiser la consommation).
    -Intégration et vérification des structures DFT de ces sous-systèmes.

  • FREESCALE - Ingénieur SoC

    Toulouse 2015 - 2015 Responsable de l’intégration de sous-systèmes sur des projets iMX

    - Vérification statique des sous-systèmes (règles de design, interface des différents domaines d'horloge, respect des règles de design afin de minimiser la consommation).
    -Intégration et vérification des structures DFT de ces sous-systèmes.

  • Samsung Electronics - Ingenieur SoC

    Saint-Ouen Cedex 2013 - 2015 Responsable de l'integration de sous-systemes sur des projets Exynos

    - Integration de sous-systemes multimedia (interface camera) et de modules analogues(PCIe, USB3, eMMC, MPHY,...).
    - Verification statique des sous-systemes (regles de design, interface des differents domaines d'horloge, respect des regles de design afin de minimiser la consommation).
    -Integration et verification des structures DFT de ces sous-systemes. Generation des differents vecteurs de test (ATPG, BIST, tests analogues).

  • Texas Instruments - Ingénieur en DFT

    Villeneuve-Loubet 2009 - 2013 Responsable de l’intégration DFT sur le projet OMAP5 au niveau SoC : Application ASIC

    - Responsable de la spécification, du design des structures de contrôle de test (IEEE1500) et de leur vérification.
    - Définition des contraintes STA associées à ces modules pour les différents modes de test.
    - Responsable de l’intégration et vérification de différents modules analogues en mode de test (LDO, PLL, High Speed Interface, IOs,…).
    - En charge du développement de nombreux vecteurs de tests modulaires utilises dans comme squelette du programme de test.

  • Texas Instruments - Ingénieur en DFT

    Villeneuve-Loubet 2004 - 2009 Responsable DFT sur plusieurs projets : Wireless Modem / Application ASIC pour EMP(Ericsson Mobile Platform)
    .
    - Responsable de la spécification des structures de test sur plusieurs ASIC : définition des structures pour l’ATPG, pour les tests BIST, pour les tests paramétriques et les tests fonctionnels. Définition des modules de sécurité nécessaires pour fermer les failles induites par les structures de DFT. Définition des structures de test pour les modules de gestion du « power management ».
    - Coordinateur d’une équipe d’ingénieurs DFT chargée de la mise en place et de la vérification de ces structures, de la génération des vecteurs de test (ATPG, BIST, fonctionnels, paramétriques, test du « power management »).
    - En charge de la coordination avec le client pour la mise en œuvre des structures DFT dans le cadre d’un développement commun.
    - Interface avec l’équipe développement des différents ASIC : intégration de l’activité DFT dans le plan de développement de l’ASIC, intégration des structures DFT dans l’architecture de l’ASIC, définitions des « pré-requis » DFT pour chaque IP (digitales et analogues), définitions des différents modes STA pour la DFT et support de l’équipe STA.
    - Coordination avec les équipes de test et de qualification des ASIC: définition et mise en place des différents vecteurs de test pour la production et la qualification des ASIC. Vérification de la qualité de ces vecteurs.

  • Altran - Ingénieur en DFT

    Vélizy-Villacoublay 2002 - 2004 Ingénieur DFT sur plusieurs projets chez Texas Instruments (DSPS Ericsson Center).

    - ATPG : génération des vecteurs stuck - at fault et IDDQ avec Fastscan sur un top - level. Validation des vecteurs en simulation (Modelsim).
    - BIST : génération de BIST pour les mémoires avec MBIST Architect. Validation des bists en simulation au niveau modules et top - level.
    - TDL : conversion de tests fonctionnels, de tests BIST et BURNIN au format TI – TDL (TI - Tester Description Language) et suivi de ces tests avec les ingénieurs de test.
    - Design de structures DFT pour gérer les différents modes de tests au top - level. Synthèses des modules avec Design Compiler et validation de ces modules en simulation.

  • Altran - Ingénieur en DFT

    Vélizy-Villacoublay 2001 - 2002 Ingénieur DFT sur plusieurs projets chez STMicroelectronics (Castelletto -Italie).

    - ATPG : génération des vecteurs de tests stuck - at fault et IDDQ avec Tetramax et Power Fault. Validation des vecteurs en simulation avec NC - Verilog.
    - Conversion de tous les tests fonctionnels top - level du format standard VCD (Verilog Change Dump) au format testé avec un outil propriétaire STMicroelectronic.

  • Altran - Ingénieur en DFT

    Vélizy-Villacoublay 2000 - 2001 Ingénieur DFT chez STMicoelectronics (Crolles) dans une équipe IP (EDRAM).

    - Mise en place du flot DFT pour les différents IP : DRC (Design Rule Checking), insertion des chaînes de scan avec Design Compiler, génération des vecteurs ATPG avec Tetramax.

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