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Pierre-Emmanuel TOUCHARD

La Seyne-sur-Mer

Electionsmunicipales 2026

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Résultat de la municipale dans les Bouches-du-Rhône

En résumé

Mes compétences :
VHDL
Python Programming
FPGA
ASIC
Xilinx
Verilog
Synopsys Software
SHA-1
Java
Cadence Software
C Programming Language
Assembler
SHA-3
Langage C
Python
Langage assembleur
SHA-2
AES

Entreprises

  • FORTIL - Consultant

    La Seyne-sur-Mer 2013 - maintenant

  • FORTIL Ingénierie - Verification et conception d'IPs

    La Seyne-sur-Mer 2013 - 2014 Barco Silex : Développement VHDL sur cible FPGA dédiée à la gestion électrique à bord d'un avion
    Vérification des IPs utilisées dans le FPGA par testbenchs autovérifiants développés en Python.
    Rédaction de plan de vérifications en top level. Vérification de la couverture des exigences des IPs
    par matrice de traçabilité.

    Environnement technique :
    vhdl, modelsim, fpga , do254, Python

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    Janvier - Octobre: FORTIL Ingénierie( 830 Boulevard de Léry 83500 La Seyne sur Mer )
    Client IMRA Europe ( 220 Rue Albert Caquot 06560 Valbonne ) Projet Stéréovision
    Développement d'IPs effectuant des traitements vidéos (Sobel, Sum of Absolute Difference,
    Rectification, Winner Take all, Ambiguity filter, Subpixel filter) sur des images 1280*720 pixels en
    30 ips. Mode d'acquisition des vidéos par le protocole CAMERALINK. Programmation sur cible
    FPGA VIRTEX 7 sur la devboard VC 707 de XILINX.

    -Etat de l'art du projet.
    -Définition de la spécification complète du projet.
    -Définition de l’architecture globale du projet.
    -Conception et implémentation d'algorithme de stéréovision.
    -Ecriture du code VHDL.
    -Mise en place de procédure de test et validation sur cible.
    -Simulation RTL.
    -Synthèse du code VHDL.
    -Vérification sur carte d'évaluation.

    Environnement technique :
    vhdl, verilog, modelsim, isim, fpga, ise, vivado, xilinx, Serie7, protocoles vidéo, mig, ddr3

  • STARCHIP - Conception numérique

    2012 - 2012 :STARCHIP (Le Canet de Meyreuil, 13590 Meyreuil , France )
    Phase bibliographique sur les fonctions de Hash SHA-1 SHA-2 AES et sur les candidats au SHA-3.
    Développement et optimisation d'un bloc logique effectuant une fonction de Hachage de type
    SHA-3 (Keccak )(full engine) pour être implémentée physiquement sur ASIC (SMIC en 90nm) avec
    ses testbenchs associés.

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