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Sarah CARO

RENNES

En résumé

Diplômée depuis Octobre 2013, je suis actuellement consultante au sein de la société ALTRAN (RENNES) sur des projets qui comportent de la conception et vérification FPGA.

Mes compétences :
FPGA
VHDL
DO 254

Entreprises

  • ALTRAN - Consultante FPGA

    maintenant

  • STEEL Electronique - Consultante FPGA ALTRAN

    2014 - maintenant Objectifs :
    Correction d'un design FPGA et développement d'un environnement de test système complet.

    Réalisations :
    - Participation à la correction du code et traçabilité des modifications dans le code
    - Reproduction des anomalies en simulation postlayout
    - Développement d'un environnement de test système (intégration des modèles environnants, mise en place de configurations)
    - Tests de non-régression et tests montrant la bonne correction des bugs en postlayout
    - Code coverage
    - Mise en place de contraintes de timing
    - Rédaction du document d'implémentation et mise à jour du document de conception

    Environnements techniques :
    - système d'exploitation : Windows 7
    - bureautique : Microsoft Office Word, Excel, PowerPoint et Visio
    - synthèse : Synplify
    - placement/routage : Libero (Designer)
    - simulation : Modeslim PE 10.3b
    - cibles : FPGA A54SX72A, RT54SX72S

  • CNRS LATMOS - Consultante FPGA ALTRAN

    2014 - 2014 Vérification d'un design FPGA

    Objectifs :
    - Mise en place d'un environnement de test système afin de pouvoir tester un design FPGA et vérifier le bon fonctionnement des interfaces ( ADC, DAC, FIFO...)

    Réalisations :
    - Mise en place de 3 scénarii de tests système en VHDL (forçage de signaux pour accélérer le temps de simulation en pré-synthèse mais surtout en postlayout)
    - Mise en place de configurations
    - Extraction de coverage
    - Réalisation d'un document de simulation

    Environnements techniques :
    - système d'exploitation : Windows 7
    - bureautique : Microsoft Office Word, Excel et PowerPoint
    - simulation : Modelsim PE 6.6f
    - cibles : FPGA A3PE3000, RTAX2000 (Microsemi)

  • Barco Silex - Consultante FPGA ALTRAN

    Neuilly-sur-Seine 2014 - 2014 Objectifs :
    "Vérification d'un des FPGAs participant à la gestion de la distribution électrique d'un avion dans un environnement DO 254 Dal A"

    Réalisations :
    - Développement de testbenches commandés par des fichiers python
    - Rédaction de documentation (Device Verification Procedures (DVP))
    - Relecture de documentation (Device Requirements Specification (DRS), Device Conceptual Design Data (DCDD))

    Environnements techniques :
    - Système d'exploitation : Windows
    - Bureautique : Microsoft Office Word, Excel et PowerPoint
    - Simulation VHDL : Modelsim Actel 6.5a

  • CNRS - Consultante FPGA ALTRAN

    Paris 2013 - 2014 Objectifs :
    "Développer des modèles mémoires et des générateurs de stimuli afin de pouvoir réaliser un testbench système qui permette de valider le bon fonctionnement d’un FPGA avec un microcontrôleur 8051 (dans le cadre du projet CNES)"

    Réalisations :
    - Développement de modèles de mémoires correspondants à ceux qui se trouvent sur la carte vol, c’est-à-dire, des modèles qui respectent les paramètres de temps des datasheets des composants spécifiés (PROM, SRAM, FLASH)
    - Développement de générateurs de stimuli venant reproduire le comportement des FPGA environnants afin de valider les interfaces
    - Réalisation de testbenches unitaires sur chaque modèle de mémoires et générateur de stimuli.
    - Couverture de code au niveau top_level afin de s’assurer que le taux de fonctions stimulées est suffisant (60% dans le cadre du projet)
    - Intégration des modèles dans un testbench système
    - Rédaction de la documentation

    Environnements techniques :
    - Système d’exploitation : Windows
    - Bureautique : Microsoft Office Word, Excel et PowerPoint
    - Simulation VHDL : Modelsim PE 6.6f, Modelsim Altera Starter Edition 10.1d
    - Cibles : FPGA ACTEL AX205, RTAX250SL

  • CNES - Toulouse - Consultante FPGA ALTRAN

    PARIS 1 2013 - 2013 Objectifs :
    "Vérifier que le développement de chaque FPGA s’est bien déroulé, de la phase de documentation jusqu’à la phase de placement routage (en passant par la vérification du code et la simulation)"

    Réalisations :
    - Etude de la documentation fourni par les laboratoires en charge des développements FPGA (vérifier que les documents ont été approuvés, vérifier que toutes informations nécessaires soient présentes dans la documentation si le besoin de modifications futures se faisait ressentir, clarté des explications)
    - Etude du code à des endroits stratégiques (plusieurs domaines d’horloge, liste de sensibilité, noms de signaux explicites)
    - Etude des documents de tests et reproduction des simulations déjà effectuées par les laboratoires afin de s’assurer du bon fonctionnement du système (testbenches unitaires, testbenches top level, code coverage)

    Environnements techniques :
    - Système d’exploitation : Windows
    - Bureautique : Microsoft Office, Excel
    - Environnement de développement : Libero v9.1 sp4
    - Simulation VHDL : Modelsim PE 6.6f
    - Cibles : FPGA ACTEL AX205, RTAX250SL

  • Thales - Alternante (contrat de professionnalisation)

    Courbevoie 2012 - 2013 Objectifs :
    "Réalisation d’un banc de stimulation numérique temps réel en VHDL, qui permette de tester des fonctions de codage"

    Réalisations :
    - Comparaison des outils de synthèse et placement&routage ISE / Vivado sur un design donné
    - Etude du VHDL 2008
    - Mise en place des synoptiques
    - Développement du squelette en VHDL (liaison PCI Express, bus AXI4, interconnect...)
    - Simulation et tests sur VC707

    Environnements techniques :
    - Système d’exploitation : Windows, Linux
    - Bureautique : Microsoft Office, Visio
    - Synthèse VHDL : ISE 14.3 / Vivado2012
    - Placement&Routage : ISE 14.3 / Vivado2012
    - Simulation VHDL : Modelsim 10.1 / ISIM
    - Chargement du binaire sur la cible : IMPACT 14.3
    - Cible : FPGA Xilinx Virtex7 (carte de développement VC707)

  • DCNS - Stagiaire

    Paris 2012 - 2012 Objectifs :
    "Conception d’une IHM permettant de limiter l’accès des usagers uniquement aux données qui leur sont autorisées via la machine SAS"

    Réalisations :
    - Spécification du système grâce à des diagrammes UML
    - Réalisation de la documentation
    - Réalisation de l’IHM en JAVA

    Environnements techniques :
    - Norme : ISO 12207
    - Méthode : Cycle en V
    - Environnement de développement : Eclipse sous Linux

Formations

  • ISEN Brest (Institut Supérieur De L'Electronique Et Du Numérique) (Brest)

    Brest 2008 - 2013 Diplôme d'ingénieure acquis en octobre 2013

Réseau

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