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Xavier CROUZY

MALAKOFF

Electionseuropéennes 2024

RETROUVEZ GRATUITEMENTLe résultat des européennes à Malakoff ainsi que le résultat des européennes dans les Hauts-de-Seine.

En résumé

Mes compétences :
Chef de projets
Verilog / VHDL
C / C++
Gestion d'intervenants externes et internationaux
DFT / ATPG
C
C++
Chef de projet
VLSI
VHDL
Verilog
ASIC

Entreprises

  • LHeritier - Chefs de projets / Manager FPGA & Embedded Software

    2013 - maintenant

  • Zoran France - Manager VLSI / Ingénieur R&D Hardware ASIC - FPGA

    2007 - 2012 Sur 3 générations de circuits FRC (Frame Rate Conversion) pour la télévision :

    Responsable de l'intégration au niveau circuit (Front-End / Back-End) :

    • Etudes de faisabilité des circuits (estimation de la taille et de la consommation, planning des activités Back-End)
    • Management de l'équipe de synthèse et suivi de l'équipe de placement routage
    • Responsable du design du pad ring et du package
    • Responsable des documents de tape-out (rédacteur et signataire du document en tant que responsable VLSI)

    Développements au niveau circuit (Front-End et Back-End) :

    • Développement de l'architecture dual-CPU MIPS M4K (pré-étude, architecture, design, intégration, validation
    en simulation et sur FPGA, synthèse)
    • Développement des modules spécifiques au contrôle d'horloges / PLL / resets et implémentation au niveau
    hardware des différents modes de test
    • Insertion de la DFT (Scan, BIST, Boundary Scan, tests spécifiques pour le debug)
    • Elaboration de nombreux ECO Netlist (correction de bug, ajout tardif de fonctionnalité, amélioration de la
    couverture de test)
    • Génération des différents patterns de test : Scan (Stuck-At et Transitionnel), BIST, Boundary Scan, IDDQ,
    HTOL, Latch-Up, isolation d'IPs analogiques. Support pour la mise en route sur le testeur (ATE)

  • TAK IMAGING - Manager VLSI / Développement ASIC / FPGA et Micro-logiciel

    2000 - 2007 Responsable des activités VLSI :

    • Gestion d'une équipe de développeurs hardware (responsable planning et suivi des développements internes)

    Spécification d'architecture pour la nouvelle génération de SoC :

    • Architecture multi processeurs (processeur système, DSP et microcontrôleurs), interconnexion AMBA
    • Fonctions de communication (USB Host et USB Device), interfaces systèmes (contrôleur SDRAM/DDR, cartes
    mémoires, mémoires flash…) et contrôleurs dédiés (scanner et imprimante)

    Développement d'un contrôleur de Scanner et de Cartes Mémoires :

    • Spécification, design RTL, validation (en simulation et sur FPGA) et synthèse de la fonction (collection de
    modules hardware dédiés articulés autour d'une architecture microcontrôleur)
    • Développement sur plateforme FPGA du logiciel bas niveau (Microcontrôleur) et du logiciel de test système
    (Host Processeur) pour deux technologies de scanners (CCD et CIS) et pour tous les standards de cartes
    mémoires du marché

    Chef de projet :

    • Gestion des équipes de design hardware et des équipes de validation (tests FPGA et logiciels de test)
    • Management de notre partenaire de back-end
    • Etude de packaging, de consommation, et de stratégie d'alimentation pour une compatibilité avec la génération
    précédente (TAKB3)
    • Activités Front-End / Back-End :
    o Elaboration de la stratégie de test et implémentation au niveau hardware (Scan + tests fonctionnels)
    o Mise en place du flot de synthèse physique (Physical Compiler - Synopsys)
    o Développement des testbenchs haut-niveau et validation en simulation du circuit

    Back-End :

    • Synthèse du circuit complet, implémentation du test, insertion du scan et génération des vecteurs ATPG
    • Suivi du placement routage chez notre partenaire de back-end
    Développements Hardware
    • Fonctions de redimensionnement d'images bitonales et couleurs, compression/décompression JBIG couleur
    • Macro fonction pipelinée de traitement d'image (Scaling + Color Space Conversion + Screening/Dithering)
    • Intégration d'IPs "3
    rd
    party" (évaluation, sélection, intégration RTL, simulation et synthèse) : Bridge PCI / AHB,
    contrôleur USB Host, contrôleur USB Device, contrôleur DDR

    Autres activités :

    • Développement d'un outil graphique sous Windows pour la création de registres de configuration/contrôle sur AHB
    (génération automatique du RTL, des testbenchs pour la validation et de la documentation associée).

  • GEC PLEYSSEY / Nortel Seminconductors - Développeur hardware ASIC

    1997 - 2000 - Ingénieur back-end responsable de la synthèse et du placement routage des circuits

    - Développement de A à Z d'un circuit de communication dédié à la recherche pétrolière (design RTL, simulation,
    validation, synthèse et placement routage)

Formations

  • ESIEE

    Noisy Le Grand 1993 - 1997 Ingénieur ESIEE

    Conception d’Architectures pour le Traitement de l’Information

Réseau

Annuaire des membres :