Mes compétences :
Conception
FPGA
SystemVerilog
VHDL
VHDL FPGA
Entreprises
INTEL IMC
- Design & Verification Engineer
2011 - maintenant
Syderal
- IC Verification & Design Engineer
GENNEVILLIERS2010 - 2011Project EarthCare-MMFU:
- Redaction of an FPGA Specification, Archtiecture and Verification Documents
- VHDL Design and Verification of the MMFU Output FPGA
- SystemVerilog/OVM test bench design
Project VHDL IP-CORE:
- Design of an OVM test bench for the verification of a complete embedded filesystem
Miscellaneous:
- Specification, design & verification of a generic high-bandwidth Packet Telemetry Encoder HB-PTME for satellite applications (OVM+PSL assertions)
- Hamming & Reed Solomon encoders/decoders design and verification
- Staff training for Assertion Based Verification, SystemVerilog, OVM/UVM
Laboratoire TIMA
- Ingénieur de recherche
Lyon2009 - 2009Appliquer des approches de vérification formelles sur des circuits réels. Ceci s'accompagne d'une mise à jour des outils Horus et Synthorus développés durant la thèse. Le travail se décompose en plusieurs parties:
-> développement C/Java
-> écriture de spécifications (PSL)
-> simulation et prototypage de circuits (VHDL & FPGA) provenant des partenaires industriels
-> Etude de la norme DO254 et adaptation des outils de vérification dans le contexte aéronautique.
Laboratoire TIMA
- Doctorant
Lyon2006 - 2009Vérification à l'aide de méthode formelles de circuits numériques et synthèse de circuits à partir de spécifications temporelles écrites en PSL.
- Définition d'une méthode de génération de stimulis à partir de propriétés
- Développement d'une plateforme logicielle automatisant la création de test-benches
- Collaboration avec STMicroelectronics pour la vérification d'un SoC complexe
- Collaboration de 6 mois menée à McGill University sur la génération de vecteurs de tests, mais en utilisant des approches à base d'automates. Contexte de travail anglophone
Synthèse de circuits corrects par construction à partir de spécifications écrites en PSL
- Développement d'une plateforme logicielle automatisant la synthèse
- Rédaction de papiers pour des conférences internationales, d'un chapitre de livre et participation à plusieurs séminaires internationaux
Enseignant à l'école d'ingénieur Polytech'Grenoble
- Enseignements en Electronique: VHDL (langage, synthèse, test bench), FPGA (conception et caractérisation d'un filtre FIR sur Xilinx Spartan IIE)
- Enseignement en Informatique: C (Programmation unix IPC, compression Huffman, librairie graphiques, compilateur 68000), Java (introduction, projet de fin d'année), Bureautique (Office, HTML)
- Encadrement de stages: OrangeLabs, Université d'Ottawa, Schneider, Le Dauphiné libéré
Total en volume d'heures: 196 (TD)
