1. Amélioration du rendement de productivité des mémoires SRAM par la proposition de nouvelles solutions de test et de diagnostic.
2. Réduction de la consommation d'une mémoire SRAM par l'étude et la proposition d'une mémoire multi-tensions.
Résultats :
1. a. Mise au point de nouvelles méthodologies de test (algorithmes de test).
1. b. Développement et conception schématique et lay-out de modules d'aide au test et au diagnostic (DFT / DFD) en technologie CMOS 65nm et 45nm. Mise en place de ceux-ci sur des mémoires prototypes en vue de tests de performance supplémentaires.
2. Développement d'un prototype de mémoire SRAM multi-tensions permettant un gain de consommation.
Atmel Rousset
- Stagiaire
2004 - 2005Objectif :
Mise au point d'une boucle à verrouillage de délais (Delay Locked Loop - DLL). Celle-ci est partie intégrante d'un "Transceiver" (Transmetteur / Récepteur), module utilisé pour l'échange d'informations, respectant la norme USB 2.0 (fréquence de fonctionnement à 480MHz).
Résultats :
Développement schématique et lay-out de la boucle à verrouillage de délais en technologie CMOS 130nm, puis implantation sur "Test chip" silicium en vue de tests supplémentaires.
