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Alexis ROCHE

LA CIOTAT

En résumé

Après 8 ans de R&D en tant que FPGA deisgner et 3 ans en tant que system engineer /project manager, j'ai choisit d'évoluer vers des postes plus en liens avec le business development, c'est pourquoi je suis inscrit en Executive MBA.

J'ai depuis 2013 créé une auto-entreprise fournissant des prestations de cours particuliers de maths/physique .

Mes compétences :
FPGA applications
Traitement de signal
Programation Informatique

Entreprises

  • Arpege - SAS / Rohde & Schwarz - Product Manager

    2017 - maintenant

  • Arpege-sas / Rohde&Schwarz - Ingénieur Systèmes Communications par satellites

    2014 - 2017

  • Arpège-SAS / Rhode&Schwarz - FPGA designer & Chef de projet R&D

    2010 - 2014 Chef de projet système hybride multi-cible (partie capteur).

    Définition, intégration et validation d'IPs de traitement de signal dédiés aux applications de téléphonie satellites.
    Canalisation, synchronisation burst,....
    Cible visée : récepteur Rhode&Schwarz MSR200 (10 Xilinx Virtex 5).


    Outils utilisés : Synplify-pro, Matlab System Generator, ISE, script .bat .tcl, ClearCase.

  • AMESYS - Ingénieur conception numérique et Telecom

    Aix-en-Provence 2009 - 2010 Implémentation d’algorithmes de traitement de signal (couche PHY de la norme UMTS) sur FPGA Altera Stratix 4 (Désembrouillage/Dé-étalement, Demaping , ….).

  • R-Interface - Ingénieur conception numérique et Telecom

    2007 - 2009 Conception de fonctions en C de décodage de trames satellites GMR-2.
    Implémentation d’un algorithme de décompression de données Out Of Band (Télévision numérique USA) sur FPGA Altera Cyclone.
    Mise en place d’interface graphique en C++ pour pilotage de cartes Innovative X5-400 (Xilinx Virtex 5) et P25M (Xilinx Spartan 3).
    Définition et intégration d'un mécanisme authentification soft/FPGA (à base de SHA-256).
    Simulation(matlab) et implémentation d’algorithmes de traitement de signal sur FPGA Xilinx Virtex 5 (Canalisateur, fft, ….).

  • CPPM - Ingenieur de recherche

    2006 - 2007 Participation à l’expérience LHCb du CERN (collaboration internationale) .
    Etudes d’un algorithme de compression de données à base de RLE (Run Length Encoding).
    Implémentation de cet algorithme sur une carte à base de 5 FPGAs Altera Stratix.
    Conception et simulation grâce aux logiciels HDL Designer, Quartus et Modelsim.
    Mise en place d’algorithme de simulation et de décompression en C et Python.

  • CEA - Stage ingenieur electronique

    PARIS 2006 - 2006 Etudes d’une architecture (FPGA ou ASIC) permettant la gestion d’intégrité d’un FPGA.
    Etude et adaptation dans un FPGA de la fonction de ‘dézipage’ du programme GZIP.
    Etudes de fonctions de Hash cryptographique (SHA-1, MD5,RIPEMD-160) et de GZIP.
    Conception et simulation grâce aux logiciels Modelsim(VHDL) et matlab (C).
    Synthèse grâce au logiciel Ambit de Cadence.

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