Jaafoura KHALED

En résumé

Entreprises

• General Electric - Ingénieur Vérification & validation Logicielle

  Paris 2013 - maintenant En mission chez General Electric Healthcare, Buc (78) : Advantage Workstation Engineering Vérification & Validation du produit Volume Viewer (logiciel de reconstruction 3D du corps humain):
  - responsable d'une équipe globale de 4 personnes (France & Inde) : répartition des tâches, interactions avec le développement et le marketing, analyse d'impacte et préparation de la stratégie de tests,
  - Rédaction et exécution de plans de tests de vérification et de validation,
  - Analyse fonctionnelle de spécifications techniques, participation au design,
  - Amélioration continue de la qualité du logiciel.
  -Travail avec la méthode AGil
  -formation DICOM (digital imaging and communication in medicine)

• Carmat - Ingenieur test et validation

  Velizy Villacoublay 2011 - 2013 Objectif : Participation au projet CSH. La CSH est une application développée (en Labview),par ALTRAN pour le client CARMAT.
  Elle posséde une interface graphique permettant
  •De réaliser les opérations nécessaires à l’implantation de la prothèse
  •Permettre le suivi du patient.
  •Assurer les opérations de maintenance de la prothèse.
  
   Tâches réalisées :
  
   Norme EN 62304
   Conception des plans de Test
   Rédaction de la documentation Software Design Document
   Test Unitaire (développement de Vis de Test en labview)
  
  
   Environnements techniques
  
   Labview 2009
   Labview Unit Test Framework
   Turtoise SVN
   DOORS
   Mantis

• ANTARES_DS - Maintenance Informatique et Hotline

  2010 - 2011 • Ingénierie et exploitation des systèmes réseaux, base de données, messagerie, stockage et sécurité.
  • Expertise du poste de travail, Hotline, maintenance, support de proximité, administration des utilisateurs packaging, intégration d’application

• NXP SEMICONDUCTEUR - INGENIEUR DFT

  2010 - 2010 développement d'une nouvelle interface de test basé sur le principe de scan insertion en utilisant que l'interface JTAG en s'appuyant sur les capacités de cette interface en compression/décompression de données de test.
  
  Durant ce stage, j'ai manipulé différents outils de dftqui m'ont permis de faire de la:
  - Conception Verilog/Vhdl et insertion de structures de test.
  - Génération de patterns de test et Simulation
  en utilisant ces différents outils tels que:
  
  -Synopsys Tetramax
  - Mentor Graphics (Fatscan,Flextest,TestKompress)
  -Cadence RTL compiler
  -Timnet
  -PERL,TCL/TK
  -Vhdl,verilog
  -JTAG interface

Formations

• Sup Galilée

  Villetaneuse maintenant

• UNIVERISTE PIERRE ET MARIE CURIE (Paris)

  Paris 2009 - 2010 systeme éléctronique systeme informatique
  
  systeme électronique systeme informatique - conception conjointe du matériel et du logiciel des systèmes intégrés sur puce

• Institut Sup'Galilée

  Villetaneuse 2008 - 2009 signal telecom image reseau et multimédia
  
  master 1 signal télécom image reseau et multimedia - traitement d'images
  traitement de signal
  réseau
  developpement JAVA

• Faculté Des Sciences De Bizerte (Bizerte)

  Bizerte 2004 - 2008 electronique et transmision numérique
  
  maitrise electronque et transmission numérique - développement informatique
  electronque analogique/NumériqUE
  télécom

Réseau

• Anis ANDOULSI

• Batiste MITCHELL

• Ludivine BOURAHLA

• Mathieu LAROCHE

• Nejla JAAFOURA

• Sanae ZAARI

• Sylvain SOURON