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Olivier COMPAGNON

Paris

En résumé

De formation Ingénieur ISEN en microélectronique, j'ai effectué tout le début de ma carrière chez Texas Instruments sur la région de Nice.
Apres un passage au LETI sur Grenoble, en conception Front End d'IP dans le laboratoire d'intégration systèmes et architectures numériques, j'ai rejoint Mind, afin de participer a la conception de la partie numérique d'Asic, ceci allant de la spécification au design en lui même.
J'ai dépassé le 63° parallèle Nord, pour travailler chez ARM sur le développement de réseaux sur puce pour des GPU.
J’ai acquis un solide expérience en développement FPGA dans le domaine du traitement vidéo haute définition chez NexVision.
Maintenant, je participe activement au développement des Snapdragon chez Qualcomm en Irlande

Mes compétences :
Perl
Modelsim
Tcl
ARM
VHDL
Verilog
IP
Design compiler
IC Compiler
verilog assertions
low power design
RTL design
Architecture systemes
Primetime
STA
Vivado
FPGA
Xilinx

Entreprises

  • Qualcomm - Senior Staff ASIC design engineer

    Paris 2017 - maintenant

  • NexVision - Harware IP FPGA designer

    2014 - 2017 Participation à la mise en place de regles de developpement de design. Mise en place de procédures de verifications et création de modèles de spécifications.
    Référent architecture FPGA et méthodologies.

    Design et implémentation sur FPGA, kintex 7, d'une IP SDI de Xilinx avec surcouche AXI.
    Reprise de design d'IPs.

    Suivi de la bibliothèque interne d'IP FGPA.

    Responsable développement et implémentation d'un pré-calculateur en FPGA avec backbone AXI sur Kintex Ultrascale
    Conduite d'une équipe de 4 personnes.

    Conduite des entretiens annuels de l'équipe FPGA.

  • ARM AS - Senior Hardware Designer

    2012 - 2014 Conception d'un NOC (network on chip) pour un GPU (processeur graphique)
    Écriture de spécification - Codage des différents blocs en verilog
    Mise en place d'un environnement de test avec assertions en système verilog et utilisation de l'outil Jasper

    Implementation team: syntheses, placement routage d'un GPU 6 coeurs

  • Mind - Ingenieur conception ASIC Numerique

    2011 - 2012 Proposition et pilotage d'un comité d’ingénieurs en vue de réaliser une charte éthique de l'entreprise


    Réalisations techniques
    •Projet BHAG
    Synthèses ASIC haute fréquence 2GHz en techno 28nm d'un cœur de DSP

    •Projet TOETS
    Support RTL et implémentation FPGA d'un filtre numérique

    •Projet Wireless
    Design filtre numérique et interface SPI
    Définition et écriture des spécifications - design VHDL - synthèses - intégration DFT - validations

    •Projet BCI
    Reprise de bugs existants. Analyses et corrections VHDL - validations - Synthèses

  • CEA LETI - Ingenieur Chercheur

    PARIS 2009 - 2010 Définition, architecture et Design d'IP en VHDL pour puce multi-coeurs en collaboration avec ST Microelectronics.
    - Specification fonctionnelle et design d'IP
    - Ecriture VHDL et synthèse
    - Ecriture en mise en place de plan de vérifications

    Travail collaboratif avec équipe STM pour intégration des IP

  • Texas instruments - Ingenieur Conception microelectronique numerique

    Villeneuve-Loubet 2004 - 2009 • Projet Kylie (modem 3G pour stack avec OMAP3430) 2007-2009
    o IP object leader
    Design VHDL d’un module de contrôle d’erreur AHB
    Management des IPs TI et third party
    • Proposition d’amélioration IP Synopsys pour les besoins du projet
    • Suivi intégration IP Modifiée
    o Responsable CPU subsystem
    Définition du Cpu subsystem (ARM9-L210) à partir de requêtes client
    • Ecriture spécifications, Choix mémoires, intégration
    Interface avec TI Inde pour design Cpu Core basé sur la spécification CPU Sub
    • Suivi hebdomadaire par téléphone de l’avancée du travail
    o Synthèse, vérification formelle (LEC et Spyglass)
    o Mise en place environnement STA Xtalk et analyses Xtalk
    o Communications techniques hebdomadaires avec Ericsson (Angleterre) et travail en collocation

    • Projet Ulrika (modem 3G) 2005-2007
    o Développement, Architecture, IPs
    Définition et design d’un bridge AHB2APB sous Esterel Studio
    Prise en charge du CPU subsystem en cours de projet
    • Intégration IPs au niveau CPU Subsystem
    o Synthèse, vérification formelle (LEC), STA

    • Projet Wamas (stack die modem 3G et puce applicative) 2005
    o Analyses Spice des interconnexions Die to die et package
    o Participation au développement de TDL (simulations et test sur Testeurs VLCT)
    o Communications techniques hebdomadaires et collocation avec Ericsson (Suède)

    • Projet Edna (puce applicative et modem 3G) 2004-2005
    o Développement et intégration IPs pour le DSP Subsystem (AHB2OCP interface)
    o Synthèse (synopsys DC), vérification formelle (LEC)
    o Participation à la mise en place du Flot STA, Analyses Xtalk

  • Transiciel - Consultant Junior

    2003 - 2004 Transiciel Ingénieur Consultant Texas Instrument Nice Mai 2003 - Février 2004

    • Projet OMAP 730 – Processeur applicatif / GSM Digital intégré
    o Correction de bugs niveau netlist et validation
    o Preuve formelle, simulations top level

    • Projet OMAP 850 - évolution OMAP 750
    o Responsable intégration au top de nouveaux composants
    o Définition, évolution DFT
    o Validation DFT, Tests de connectique

Formations

Réseau

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