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SERMA INGENIERIE
- Mise en place de la méthodologie UVM chez Airbus
Guyancourt
2015 - maintenant
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Amesys, Airbus
- Mise en place de la méthodologie UVM chez Airbus
Aix-en-Provence
2013 - 2015
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MAYA Technologies, ATMEL
- Intégration de composants hardware sur SoC pour ATMEL
2012 - 2013
– Intégration d’une MMU sur un SoC SPARC LEON2.
– Validation transferts DMA, CAN et 1553 grâce à des tests Assembleur et C.
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Maya-technologies, Thales Alenia
- Ingénieur FPGA
2011 - 2012
Design/Vérification FPGA pour Thalès Alénia Space
(telemetry/ telecommand).
- Mise en place projet, gestion de conf.
- Traçabilité des exigences.
- Création des scripts d'automatisation du flot (Windows DOS, TCL) pour la simulation, la couverture de code, la synthèse et le placement-routage.
- Documentations et revues.
Outils utilisés:
- Libero, Designer, Precision
- Modelsim (simulation VHDL, simulations back-annotées)
- Reqtify
- Subversion
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PSI, Maya-technologies, Airbus
- Vérification hardware
2011 - 2011
Rédaction d'un guide méthodologique pour l'utilisation du SystemVerilog OVM dans un contexte aéronautique (Airbus).
-Application et démonstration sur un FPGA Airbus - Echanges de data entre un processeur et des mémoires.
Ecriture d'un plan de vérification basé sur les exigences, architecture testbench, simulation, analyse des résultats en temps réél et réinjection dans le plan.
-Création d'OVC (composant de vérification OVM) pour les protocoles MPX (PowerPC) et QDR2-SRAM (Quad Data Rate).
-Présentations pour les équipes FPGA/ASIC d'Airbus.
-Formation DO-254 (par DMAP – Meyreuil).
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PSI-Electronics
- Ingénieur vérification
2009 - 2011
Participation au projet collaboratif SOCKET (SoC toolKit for critical Embedded sysTems)
- Développement d’un environnement de vérification d’un IP de Debug à l’aide du SystemVerilog et du SV Assertion (Testbench, Simulation, Checker et Coverage).
- Création de deux composants de vérification réutilisables, AHB et JTAG.
- Rédaction de plan de vérification et plan de test sous GamePlan (XML) et intégration dans Questa avec portage des résultats de regressions automatisé.
- Utilisation de la Méthodologie OVM (Open Verification Methodology).
Outils utilisés:
- Questa de Mentor Graphics (Simulation, coverage, verification manager, assertion)
- IUS de Cadence
- GamePlan de Jasper
- Subversion et Trac
- IP-XACT
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Airbus
- Stagiaire electronique
Blagnac
2006 - 2006
Amélioration des techniques de vérification de composants complexes de type FPGA, SoC, ASIC.
- Création d’une bibliothèque d’IP de vérification réutilisables (Simulation avec Modelsim) pour la mise en place de testbenchs automatiques.
- Développement de nouvelles techniques grâce au logiciel 0-In de Mentor et au langage PSL. Couverture fonctionnelle, Vérification basée sur les assertions, notions de preuve formelle.
- Présentation de ces différentes techniques aux équipes FPGA/ASIC d’Airbus.
- Protocoles DSP C33, ARINC 429, PCI, USB
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PSI Electronics
- Consultant Electronique
2006 - 2009
Mission : Membre de l'équipe de vérification formelle de Texas Instruments (5 personnes). Vérification de SoC pour la téléphonie mobile.
- Développement de la méthodologie formelle et intégration dans le flow de développement standard de TI.
- Vérification formelle de tous les modules possédant un ou plusieurs bus OCP
- Vérification formelle de plusieurs IPs (bridges, arbitres, modem...)
- Ecriture de plans de vérification et suivi des bugs jusqu'à leur correction.
Outils utilisés en Vérification Formelle:
-IFV de Cadence
-Rulebase d'IBM
-Esterel-Studio d'Esterel
-0-In de Mentor Graphics
Langages utilisés:
-VHDL
-Verilog
-PSL
-SystemVerilog Assertion
-GDL
-Esterel
-Perl/Makefiles
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Thales Systemes aeroportes
- Stagiaire
Courbevoie
2005 - 2005
Retro-engineering et intégration du logiciel de recette d’un calculateur de guidage embarqué sur missile.
- Etude de différents programmes de tests en langage assembleur et rédaction de fiches de tests associées.
- Mise au point du déroulement des tests à l’aide d’une carte numérique contrôlée par un FPGA
