Marcell MAROS

En résumé

Entreprises

• Oberthur Technologies - Software Integration Engineer

  Colombes 2011 - maintenant

• Inside Contactless - Ingénieur Microélectronique

  2010 - 2010

• Alten - Ingénieur Microélectronique

  Boulogne-Billancourt 2006 - 2009 BULL (2009) 8 mois
  Designer Physique Numérique – Projet BCS
  Compétences clefs :
  o ASIC Numérique 90nm
  o Placement et routage numérique
  o STA : Static Timing Analysis
  o Synopsys IC Compiler, scripts TCL, Unix
  Expérience :
  o Design de floorplan de blocs de l’ASIC
  o Placement et routage automatisé à l’aide d’IC Compiler
  o Timing Analysis et optimisation de congestion
  o Bufferisation de chemins critiques
  
  BULL (2008) 2 mois
  Designer carte électronique – Projet BCE
  Compétences clefs :
  o Hardware, carte électronique
  o Intégration FPGA Interfaces et alimentation
  o Cadence, Excel
  Expérience :
  o Génération de symboles de plusieurs centaines de pins
  o Etude de l’interface entre blocs du design
  o Etude de l’alimentation de la carte
  o Rédaction de documents techniques de référence
  
  SIEMENS (2008) 4 mois
  Designer carte électronique – Projet FC10 – division Building Technologies
  Compétences clefs :
  o Hardware, carte électronique
  o CEM en laboratoire
  o Eagle, révélation, perceuse, fer à souder, oscilloscope
  Expérience :
  o Mise aux normes d’une gamme de centrale de détection d’incendie
  o Design layout manufacture et tests de la carte prototype du circuit de surveillance des niveaux des batteries
  o Commande de composants
  o Supervision des tests CEM chez Emitech
  o Rédaction de documents techniques
  
  NXP - Caen (2007-2008) 12 mois
  Layout Designer – équipe High Speed Data Converters
  Compétences clefs :
  o ASIC mixed signal 180nm
  o Layout analogique et Back-annotation
  o Cadence Virtuoso XL, Mentor Calibre, Assura RCX
  Expérience :
  o Layout des matrices de capacités MIM
  o Recherche de l’état de l’art en matching de capacités
  o Optimisation des capacités parasites et isolation des signaux sensibles
  o Layout et back-annotation de l’amplificateur du 1er étage, du bloc sample-and-hold et de ses sous-blocs
  
  NXP - Caen (2007) 6 mois
  Layout Designer – équipe HDMI
  Compétences clefs :
  o ASIC mixed signal
  o Layout analogique 180nm
  o Cadence Virtuoso XL, Mentor Calibre
  Expérience :
  o Layout de la PLL du circuit
  o Isolation des signaux sensibles (environnement mixed signal)
  o Distribution des alimentations en étoile, optimisation des largeurs de pistes d’alimentation en fonction de la consommation
  o Matching de miroirs de courants et de réseaux de résistances
  
  Crolles 2 Alliance (Freescale + NXP + ST Micro.) (2006) 7 mois
  Layout Designer – équipe IO Architecture
  Compétences clefs :
  o Layout analogique de bibliothèques de pads d’IO en 45nm et 65nm
  o DFM : design for manufacturing
  o Protection ESD : electrostatic discharge
  o Cadence Virtuoso XL, Mentor Calibre
  Expérience :
  o Mises à jour et optimisations successives des bibliothèques en étroite collaboration avec l’équipe ESD
  o Mise en conformité DFM
  o Implémentation de nouvelles cellules dans différentes configurations selon les épaisseurs de métaux
  o Hiérarchies complexes partagées : responsabilité étendue à toute la bibliothèque aussi bien au niveau layout que schematic et symbol
  
  ST Microelectronics – Crolles 1 (2006) 1 mois
  Layout Designer – Projet Test Chip
  Compétences clefs :
  o Layout analogique 45nm
  o Migration à partir de la version 65nm
  o Cadence Virtuoso XL, Mentor Calibre
  Expérience :
  o Mise à jour de la hiérarchie au niveau du schematic : différentes cellules à tester en 45nm au lieu d’un matrice de cellules mémoires identiques en 65nm
  o Implémentation des différentes cellules à tester sur la puce : routage des signaux à partir des pads d’IO, routage des alimentations
  o Optimisation des rails d’alimentation d’après les résultats sur silicium de la version 65nm : besoin de diminuer l’IR-drop
  
  ATMEL - Nantes (2006) 6 mois
  Layout Designer – équipe Mémoires
  Compétences clefs :
  o Layout analogique 180nm
  o Matching
  o Cadence Virtuoso XL, Assura
  Expérience :
  o Layout d’une mémoire RAM 32 bits de 4 Mo, dont :
  o Layout de la librairie de portes logiques
  o Layout du sense amplifier – accent mis sur le matching
  o Layout du bloc d’e-fuses avec sa logique de commande et de lecture
  o Layout d

• Axylog - Ingénieur Microélectronique

  2005 - 2006 INFINEON – Sophia (2005) 12 mois
  Layout Designer – équipe Memory
  Compétences clefs :
  o Layout analogique 90nm et 65nm
  o Extraction de parasites, matching
  o Cadence Virtuoso XL, Mentor Calibre, simulateur Spice, analyseur de courbes Saber Scope
  Expérience :
  o Etude de mismatch d’une paire différentielle
  o Extraction et étude de parasites
  o Elaboration d’un nouveau concept de rétro-action au niveau schéma électrique
  o Mise en conformité de layouts de mémoire avec de nouveaux design packages
  o Amélioration de robustesse de mémoire
  o Quality assurance de mémoires, génération de GDS avec un physical compiler
  o Programmation d’outil de traitement de résultats de simulation en Skill
  o Documentation destinée à la validation

Formations

• Illinois Institute Of Technology (Chicago)

  Chicago 2002 - 2003 Microelectronics

• Ecole Nationale Supérieure De L'Electronique Et De Ses Applications ENSEA

  Cergy 2000 - 2003 Ingénieur ENSEA

Réseau

• Aude BRABANT

• Audrey BÂLE

• Cyrille THOMAS

• Daniel LOURENÇO

  La Poste (Paris)

• Eric DUTFOY

• Fankele DIARRA

• Lahcen EL AOUAD

• Olivier CORVOISIER