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Martin JEAN-PIERRE

CAEN

En résumé

J'occupe actuellement un poste de concepteur analogue au sein de l'unité "High Speed Data Converter" d'IDT à Caen (14).
J'ai 14 ans d'expérience dans le domaine de la micro électronique d'abord en laboratoire de mesure puis en conception.

Mes compétences :
Cadence
HpVee
LabWindows
RF
Electronique

Entreprises

  • Integrated Device Technology - Concepteur analogique – intégrateur circuit: Buisness Unit High Speed Converter [H.S.C.]

    2012 - maintenant Intégration d’un Convertisseur Analogue Numérique [C.A.N.] multi bit pipeline 14 bits - 500Msps – 2 canaux sorties Jedec JESD204B en cmos 65nm [20mm² de surface] pour le marché station de base au sein d’une équipe de 15 personnes
    - Analyse de la stratégie de développement des produits de la concurrence afin d’élaborer une solution optimisée pour l’ensemble des boitiers de la plateforme convertisseur
    500Msps - 1Gsps en lien avec l’équipe industrielle
    - Définition du pinning avec le support de l’équipe système
    - Proposition de l’implémentation des protections ESD et revue avec l’expert
    - Etude et mise en place de la testabilité du produit
    - Coordination de l’équipe projet pour intégrer l’ensemble des fonctions du circuit dans le flot Cadence
    - Modélisation fonctionnelle en veriloga pour accélérer les simulations prévues au plan de vérification [gain de temps de 1 à 5 suivant le niveau d’abstraction]
    - Ecriture du banc de simulation et définition des stimuli sous AMS [Cadence Incisiv Package]
    - Assemblage des cellules du top en utilisant les fonctionnalités avancées de Cadence Virtuoso Layout XL [encadrement de deux techniciens]

  • NXP Semiconductors - Concepteur analogique – Buisness Line High Speed Converter [H.S.C.]

    Colombelles 2010 - 2012 - Conception d’un driver LVDS basé sur la version cmos 180nm sous 1,8V et portage en cmos 140nm sous 3,3V. Maintien du facteur de forme tout en respectant les stratégies ESD et d’alimentation de la version initiale.
    - Introduction de la simulation mixte sous AMS (flot Cadence) chez H.S.C.

  • NXP / NXP Wireless / ST-Ericsson - Concepteur analogique – Buisness Line Cellular System [C.S.]

    2007 - 2010 - Conception en cmos 45nm d’un convertisseur tension courant pour un transceiver multi mode (3G / 2G5) : architecture du bloc réalisée à partir de la spécification en collaboration avec l’équipe système de Bangalore
    - Appairage, calibration, réjection de porteuse et monotonie du contrôle du gain
    - Simulation RF (bruit, stabilité)
    - Définition du budget de bruit d’une chaîne de transmission 3G permettant d’établir la spécification des différents éléments de la chaîne
    - Conception d’une source de courant à faible tension alimentation (1.2V) en cmos 65nm avec un plancher de bruit à 24nA/Hz^0.5 à 19.2MHz

  • Philips semiconductors - Concepteur analogique – Buisness Line Cellular System [B.L.C.S.]

    2005 - 2006 Conception, layout de l’amplificateur et du comparateur pour un C.A.N. multi mode Sigma Delta du catalogue IP de Philips en cmos 65nm : schématique, simulation, routage et extraction de parasite avec Cadence spectre RF en collaboration avec le site d’Eindhoven (Pays Bas)

  • Philips semiconductors - Chef de projet d’un circuit pour le standard CDMA : SA9561

    2003 - 2005 - Animation d’une équipe projet de 5 personnes de la phase de caractérisation jusqu’à la mise en production
    - Planning et reporting

  • Philips semiconductors - Responsable du laboratoire de mesure / caractérisation RF

    2002 - 2005 - Réalisation du plan d’investissement (budget annuel de 120 000€)
    - Responsable de la calibration et de la maintenance du parc d’équipements de mesure
    [5 bancs ~80 équipements]
    - Développement du programme de caractérisation sous LabWindows CVI
    - Schématique des cartes et suivi du routage réalisé en sous-traitance

  • Philips semiconductors - Ingénieur d’évaluation / caractérisation produit fibre optique

    2000 - 2002 - Définition du plan d’évaluation à partir de la spécification produit
    - Schématique des cartes de test sous ORCAD
    - Suivi de la sous-traitance du routage des cartes et revue
    - Développement du programme de caractérisation sous HPVEE 6.0
    - Assemblage du rack de mesure

  • INGEEROP - SIDETEC - Stagiaire DUT GEII

    1997 - 1997 Avril 1997 / juin 1997 : Stage fin de cycle IUT en bureau d’études chez Ingerop à Clermont-Ferrand (63)

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