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Mathieu THOMAS

VENCE

En résumé

Ingénieur en microélectronique depuis 2001 et un poste occupé à Dublin, j'ai effectué une grande partie de ma carrière en temps que prestataire pour Texas Instruments.
Au fil des années, on m'a confié de plus en plus de responsabilités jusqu'au management d'une équipe projet de Design For Test sur un projet majeur.

C'est ce basculement vers le management de projet et d'équipe qui m'a incité à reprendre des études à l'IAE de Nice en Septembre 2008 pour suivre un cursus à distance en administration des entreprises, sanctionné par un Master 2 en Droit en Gestion mention administration des entreprises.

J'occupe ainsi depuis l'été 2011 des responsabilités de management de programmes au sein de la société Scaleo chip, principalement dans le secteur automobile.


Mes compétences :
Management des Risques

Entreprises

  • Scaleo chip - Program & Safety Methodology Manager

    2011 - maintenant Management de programme de conception de SoC principalement pour le secteur de l'automobile.
    En charge de la mise en place et du suivi des activités de sureté de fonctionnement (ISO26262)
  • Polytech' Nice Sophia Antipolis - Enseignement en Design For Test

    2010 - 2014 Cours de Design For Test pour les dernières années du cycle d'ingénieur de l'option microélectronique
  • Scaleo chip - DFT Architect

    2010 - 2011 En charge de la stratégie et de l'architecture de Design For Test.
    - architecture d'horloge
    - spécification et design d'IP dédiés (test at-speed, optimisation des couvertures ATPG)
    - génération des vecteurs de tests (ATPG, BIST, JTAG based...)
    - suivi de l'élaboration du programme de test
  • Ausy - Architecte et Expert en Design For Test

    Sèvres Cedex 2009 - 2010 - Consulting effectué pour Texas Instruments
    - Création de module IEEE1500 permettant une optimisation du taux de couverture en test

    Contrat repris par la société Ausy à la suite du dépôt de bilan de la société Esterel EDA Technologies en Fevrier 2009.


    - Création d’un modèle de donnée et d'un algorithme de génération d’architecture d’horloge :
    * recueil d'informations fonctionnelles de base sur les besoins et les ressources en horloges.
    * création de l'architecture d'horloge associée, respectant les contraintes fonctionnelles, STA et Design For Test.
    * algorithme hiérarchique pour un osupport de SoC multi PLL, voltage domaine, et power domaine.
    * génération du RTL correspondant à l'architecture.
  • Esterel EDA Technologies - Design For Test Leader

    2007 - 2009 - Consulting effectué pour Texas Instruments
    - Management d’une équipe d’ingénieurs.
    - Synchronisation du travail de plusieurs d’équipes (France, Etats-Unis et Inde)
    - Planning, gestion de risques, stratégie.
    - Écriture des spécifications relatives aux projets.
    - Mise en place de la stratégie commune, création des supports de formation, enseignement et support des différents utilisateurs.
  • Esterel EDA Technologies - Expert Design For Test

    2002 - 2007 - Consulting effectué pour Texas Instruments
    - Développement et mise en place de la stratégie de DFT.
    - Support et audit des différentes équipes intervenant dans le domaine de la DFT (France, Etats-Unis, Inde, Japon)
    - Design de sous-modules de processeurs d’applications destinés à la téléphonie mobile
  • Cadence Design System Dublin - Ingénieur de Validation de Produit

    2001 - 2002 - Création, optimisation et validation des outils d’aide à la conception micro-électronique.
    - Création d’une plateforme d’aide au choix des designs de référence

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