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Centralp
- Ingénieur développement FPGA
Vénissieux
2016 - maintenant
Reprise de code / développements des projets existants, à base de :
• Liaisons HDLC, HPTS, contrôleurs FLASH, nvSRAM, interruptions
• IP PCIe Microsemi, avec bus AHB/APB
Formation Doulos en SystemVerilog, et développement des environnements de test en SystemVerilog (et TCL pour les scripts).
Migration des dépôts SVN sous GIT (et utilisation de GitLab).
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KEOLABS
- Ingénieur développement FPGA
Montbonnot
2016 - 2016
Développement en VHDL de nouvelles fonctionnalités et mise en oeuvre modulation PSK
(norme ISO-14443) pour des testeurs de lecteurs/cartes NFC.
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Pyxalis
- Ingénieur développement FPGA
2015 - 2016
Développement en VHDL/Verilog d’interfaces et de fonctionnalités type multiplexeur pour des capteurs d'images
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Thales Communications & Security
- Ingénieur développement FPGA
Colombes
2015 - 2015
Développement en VHDL de nouvelles fonctionnalités et mise en oeuvre d’un bus AXI4-Stream, avec protocole MHAL sur CPLD Lattice Machxo2.
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Schneider Electric
- Ingénieur test Hardware
Rueil Malmaison
2014 - 2014
Test ASIC sur carte de démonstration :
- Déroulement du plan de test
- Modification du plan de test si besoin
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Elsys Design
- Ingénieur en électronique
Cachan
2014 - 2016
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ALSTOM Transport
- Ingénieur électronique
2014 - 2014
Validation RTL/PR de couples CPLD/FDGA normés SIL0/SIL4
- Validation d'une fonction du CPLD avec les différentes versions du FPGA déployées sur trains
- Gestion de l'environnement ClearCase : chargement des bonnes versions des modèles FPGA
- Modification des modèles & vérification en simulation RTL (VHDL, Modelsim)
- Validation RTL/PR (automatisée par scripts/makefile) : régression, taux de couverture
- MaJ des documents de référence (plan/rapport de validation)
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Trixell
- Ingénieur test Hardware
Moirans
2013 - 2014
Test et validation de cartes électroniques :
- Déroulement de plans de tests
- Modification du plan de test via DOORS
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Eurocopter
- Ingénieur électronique numérique
2012 - 2013
Développement électronique au département Innovation :
· Fonctions de traitements du signal entre autres
· Développement du code en VHDL sous ISE (14.3), test Vivado 2012.3
· Simulation comportementale du code, synthèse et P&R
· Mise en place de scripts de simulation (makefile, Tcl, Perl)
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JUNGHANS T2M
- Ingénieur en électronique
2012 - 2012
Développement d’un dispositif de sécurité d’armement :
• Développement du code en VHDL
• Simulation du code sous Modelsim, synthèse sous Synplify
• Intégration et tests sur cible, environnement Libero
• Rédaction des rapports associés (conception et test)
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ROLLS ROYCE CIVIL NUCLEAR
- Ingénieur Responsable Technique Produit
2011 - 2012
Soutien aux RTP dans la prise en charge de problèmes techniques sur plateau Gestion Technique :
• Prise en charge de « tickets GT » (remontée d’un problème de différents services – Contrôle, Production, Achat, Sous-traitants,...)
• Investigation du problème, mise en relation des ressources et métiers nécessaires menant à sa résolution, suivi du ticket dans sa globalité (retour fait à l’émetteur du ticket)
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ROLLS ROYCE CIVIL NUCLEAR
- Ingénieur en électronique
2011 - 2011
Rédaction des programmes d’essais pour les châssis nu toutes armoires :
• Recherche documentaire des schémas de câblage des châssis, fiches d’utilisation des cartes les équipant afin de déterminer la nature des signaux à tester et la procédure d’essais associée
• Collaboration avec l’équipe Moyen d’Essais
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THALES ELECTRON DEVICES
- Ingénieur en électronique
Courbevoie
2011 - 2011
Projet portant sur l'amélioration et la maintenance de l’architecture des produits radiologiques (MCO), avec comme axes principaux :
• La collaboration et le soutien technique à la structure R&D system dans le cadre des essais de validation et qualification des évolutions produits (essentiellement carte électronique et caméra CCD)
• Le soutien technique dans le cadre de diagnostics sur des retours produits
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ALTEN
- Ingénieur d'études
Boulogne-Billancourt
2010 - 2014
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ST-Ericsson
- Ingénieur électronique - Etude SIPI
2010 - 2011
Validation électrique de Systems in package (SiP) pour des produits de type Digital BaseBand à application téléphonie mobile.
• Intégrité du Signal (SI) sur des interfaces de type DDR2
• Extractions de modèles package et board RLCG (Sentinel NPE)
• Simulations Eldo sur la chaîne complète : des drivers Die (Ibis, Spice) à la mémoire, incluant les modèles RLCG du package et du PCB (board).
• Validation électrique d’interfaces DDR-2 : respect des normes JEDEC.
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Thales Avionics
- Stagiaire
Courbevoie
2010 - 2010
Sujet : Traitement ultra-rapide d’antenne (Projet de Fin d'Etude)
L’objectif a été de travailler sur un système d’antibrouillage GPS, déjà existant et utilisé sur certains types de porteur, afin de pouvoir l’embarquer à bord d’un autre porteur de type hélicoptère. L’essentiel du travail a été concentré sur le remaniement d’un modèle Simulink représentant la réception de signaux ainsi que leur traitement (aspect auto-configurable), puis l’ajout d’un autre modèle rendant compte de la déformation des signaux par le nouvel environnement. Le but final a été d’évaluer les performances du traitement, et en parallèle, d’étudier des pistes afin de l’accélérer.
• Remise à niveau/amélioration du modèle existant (Simulink)
• Etude des performances du traitement sur un nouveau porteur
• Etude de pistes visant à l’accélérer
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STMicroelectronics
- Stagiaire
2008 - 2009
Sujet : Développement d’une application WirelessHD pour modem (année de césure)
L’objectif ici a été de développer les différents blocs fonctionnels des chaînes d’émission/réception de la partie numérique. La particularité de ce projet réside dans la manière de développer. Le VHDL n’a pas été utilisé pour la conception des différents blocs, mais du C. Chaque fichier C était ensuite utilisé par un logiciel de « Synthèse de Haut Niveau ou HLS » (Catapult_C de Mentor), lequel effectuait tous les calculs d’architecture, opérateurs, ordonnancement des opérations et fournissait au final la netlist.
• Développement en C des blocs fonctionnels des chaînes d’émission/réception
• Synthèse RTL de ces blocs via Catapult_C
• Vérification fonctionnelle avec ModelSim
• Synthèse logique avec DCcompiler
