Diplômé de l'ESIEE Engineering en 2010, je suis actuellement en CDI chez Elsys Design.
Mes compétences :
VHDL
FPGA
Langage C / C++
VLSI
JAVA
C
SystemC
Entreprises
Elsys Design
- Ingénieur FPGA
Cachan2012 - maintenant20 juillet 2015 ~ aujourd'hui
En mission chez Valeo VEES
Développement, intégration, test de modules pour un onduleur dans le cadre de projet pour le véhicule électrique.
Cible : FPGA/CPLD Altera (MAX10, MAX V)
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3 juin 2014 ~ 20 juillet 2015
En mission chez Sagem DS à Argenteuil
Intégration, debug des blocs VHDL de traitement d'image.
Cible : FPGA Altera (Cyclone IV)
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3 juin 2013 ~ 28 mars 2014
En mission chez Kapsh CarrierCom à Montigny le Bretonneux
Projet sur une BTS pour le GSM ferroviaire.
Vérification, gestion des sous traitants FPGA.
Cible : FPGA Altera (Cyclone V)
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16 juillet 2012 ~ 30 avril 2013
Mission chez Trimble à Val de Fontenay
Projet sur les scanners 3D à base de Laser.
Cible : FPGA Xilinx (Virtex4)
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Mars 2012 ~ juillet 2012
Travail sur des projets en interne sur de la vérification virtuelle de code FPGA : Création des modèles, écriture et codage des procédures de test, documentation.
Segula
- Ingénieur Validation
Nanterre2010 - 201227/09/2010 ~ 25/02/2012 mission chez Valeo VEES Cergy.
Conception, test et validation de systèmes sur FPGA pour le véhicule électrique.
Geoservices
- Stage ingénieur
Roissy en France2010 - 2010Stage de 6 mois.
Réalisation d'un encodeur JPEG sur une cible FPGA.
CNRS
- Stage assistant-ingénieur
Paris2009 - 2009Stage de 4 mois.
Création de modèles de simulation en VHDL et VHDL-AMS
EADS Secure Networks
- Stagiaire
Blagnac 2007 - 2007Stage de 3 mois.
Test et rédaction d’un manuel d’utilisation sur un outil de télécommunication.
EADS Secure Networks
- Stagiaire
Blagnac 2006 - 2006Stage de 2 mois.
Veille internet sur les différentes technologies PMR en Asie.
