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Khireddine LAMARA MAHAMMED

GRENOBLE

Electionseuropéennes 2024

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En résumé

Je suis Ingénieur en conception microélectronique ASIC Digital Front End, spécialisé en DFT.
Actuellement en recherche d'emploi, j'ai travaillé de 2006 à 2009 comme ingénieur DFT sur deux projets de SoC pour la téléphonie mobile, chez STM et ST-Ericsson.
de 2001 à 2003 j'ai travaillé chez iRoC technologies en tant responsable de la conception d'architectures BISTs pour mémoires SRAM et de leur génération automatique au sein d'un outil EDA en développement.

Je recherche un poste dans l'un des domaines suivant:
-ASIC Front End design: VHDL Design et Intégration, Vérification, STA.
-DFT: ATPG, Scan Insertion, Memory BIST, JTAG.
-Conception HW/SW: Electronique, Microélectronique, EDA, Systèmes Embarqués, Automatique, Productique
-Développement en C/C++

Mes compétences :
Power point
Excel
HW Design, coding & modelling (VHDL, C, C++)
Software Design, coding & modelling(C, C++, Tcl)
System programming Under UNIXs
ASIC Digital Design & Design For Test sous les env

Entreprises

  • ST-ERICSSON - Ingénieur Système

    2012 - 2012 Estimation de puissance Dissipé dans un IP et evaluation des résultats sous les environnement SPYGLASS et SYNOPSYS avec les outils SPYGLASS POWER ESTIMATION et PTPX respectivement.
    Elaboration d'un outil d'analyse,de visualisation et de comparaison des résultat dans les deux environnement.

  • ST-Ericsson - Ingénieur DFT (consultant)

    2006 - 2009 Insertion de Chaines de Scan avec compression sur l'IP MODEM d'un SoC fabriqué dans la technologie CMOS 65nm, validation, analyse de la couverture de fautes (Top et MODEM)dans un environnement SYNOPSYS (DTMAX, VCS, TetraMAX, Formality).
    Mise en place du flot d'ATPGs, génération et validation des patterns compressés XDBIST (TF, SA, BF, Path Delay, Iddq) de production pour un SoC fabriqué en technologies CMOS 90nm dans un environnement SYNOPSY (TetraMAX, VCS, Verilog).

  • IRoc Technologies - Ingénieur R&D Conception Microélectronique ASIC & DFT & EDA

    2001 - 2003 Conception ASIC Front End de MBISTs (March et NPSFs) pour mémoires SRAM entérées incluant:
    Spécification et Conception Architecturale
    Implémentation HDL (codage VHDL RTL sythétisable, Test Benck)
    Synthèse et optimisation
    Vérification/Validation (RTL et Gate).
    Développement logiciel d'outil EDA dédié
    Test & validation logiciel.

Formations

  • Institut National Polytechnique De Grenoble

    Grenoble 2000 - 2001 DESS CSINA

    6 mois de formation théorique
    6 mois stage En entreprise (iRoC technologies) en R&D DFT EDA

  • Institut National Polytechnique De Grenoble INPG

    Grenoble 1999 - 2000 DEA Automatique-Productique

    Sur 2 années (cours théoriques + stages en milieu industriel + CDD)
    2 stages (8 mois) et 2 mois CDD en Entreprise (CNED Grenoble) en Modélisation/ Simulation/Gestion industrielle

  • Université Des Sciences Et Technologies Houari Boumediene (Alger)

    Alger 1983 - 1990 Ingénieur

    2 années de Tronc Commun en sciences Fondamentales (Mathématiques, physique, chimie)
    3 années de spécialité en Électronique option Contrôle (Automatique des Systèmes A/N).
    Projet de Fin d'études et soutenance d'un mémoire d'ingénieur avec la mention Très Bien.

  • Ministère Éducation Nationale Algérien (Alger)

    Alger 1982 - 1983 Baccalauréat de l'enseignement segondaire

    Mathématiques - Mention Assez Bien

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