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Laurent ICHARD

Villeneuve-Loubet

En résumé

16 ans d’expérience dans l’industrie du semi-conducteur de la définition des architectures hardware au design RTL et support clients.
- Connaissance de l’infrastructure de debug des Systèmes on Chip comprenant l’architecture CoreSight de ARM, les protocoles de bus AMBA/OCP, le protocole IEEE1149, la trace processeur, la trace système, la gestion clock/power/reset, et la gestion de la sécurité.
- Contribution aux comités de standardisation (JEDEC et SD Association).
- Connaissance du flow de design (Cycle en V: spécification, design, vérification, implémentation physique, analyse timing et validation silicium).

Mes compétences :
RTL Design & Vérificat
HW Design
ARM
System architecture
Debugging skills
VHDL
SD card
E.MMC
Doors
Clearcase
System On Chip

Entreprises

  • Texas Instruments - System on Chip Hardware Architect

    Villeneuve-Loubet 2004 - maintenant Responsable de l’infrastructure debug des SoCs OMAP:
    - Conception de l'infrastructure de diagnostic.
    - Conception de nouvelles IPs
    - Rédaction des spécifications fonctionnelles et techniques.
    - Support des équipes de design, de vérification, de développement et des clients sur toutes les questions relatives au debug.

    Responsable de la définition des contrôleurs associés aux mémoires non volatiles:
    - Contribution aux groupes de travail des comités de standardisation:
    SD Association: UHS WG, Host WG, SDIO WG.
    Jedec: JC64.1 e.MMC TG.
    - Conception du contrôleur de mémoire hôte pour carte SD et carte multimédia embarquée (e.MMC)
    - Rédaction de la spécification fonctionnelle.
    - Support des équipes de design, de vérification, et de développement sur toutes les questions relatives au contrôleur, aux protocoles SD/SDIO/e.MMC et aux analyses de performances.

  • Texas Instruments - Ingénieur design

    Villeneuve-Loubet 1999 - 2004 Développement des plateformes OMAP1610 et OMAP1710:
    - Rédaction des spécifications fonctionnelles de composants clés [Secure RAM, Secure eFuse, Security Layer, Master/Slave SPI, L4 interface].
    - Conception et réalisation de la machine d’état gérant la sécurité de la plateforme, et des convertisseurs de protocoles de bus asynchrones [code RTL, synthèse, simulation au niveau RTL et porte logique, rédaction des spécifications techniques].

    Développement du DSP C55x:
    - Optimisation du design des modules, des domaines de clock et de reset, afin d’améliorer la performance toute en réduisant la consommation énergétique et la surface.
    - Mise en place du flow de simulation au niveau porte logique et régression des tests fonctionnels.
    - Analyse d'équivalence fonctionnelle pré et post synthèse.
    - Analyse des problèmes reportés par le client et proposition de solutions software permettant d’accélérer la mise en production.
    - Formation d’une équipe de design sur l’environnement de simulation, les outils Spyglass et d’équivalence checking, ainsi que sur le flow de debug, pour la migration du projet en Inde.

  • Brime Sud - Ingénieur design

    1997 - 1999 Développement du CPU C55x chez Texas Instruments en tant que sous-traitant:
    - Concevoir et réaliser le décodeur d’instruction du C55x.
    - Contribuer à la définition des règles de parallélisme des instructions du C55x.
    - Tourner les tests fonctionnels au niveau porte logique.

Formations

  • Ecole Centrale D'Electronique ECE

    Paris 1993 - 1996 Diplôme d'ingénieur en électronique

  • Université Paul Sabatier EEA (Toulouse)

    Toulouse 1990 - 1993 DUT Génie électrique et informatique industrielle

Réseau

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