ADENEO
- Ingénieur Développement FPGA - Expertise Xilinx
2005 - 2013
* Design d’un FPGA de gestion vidéo d’un détecteur rayon X
• Création d’un System On Chip sur SOPC avec NIOS II,
• Intégration d’une IP PLEORA Giga Ethernet Vision pour la transmission de la vidéo issue du détecteur au PC, la mise à jour des FPGA, le control système,
• Intégration de modules existants,
• Intégration sur FPGA ALTERA Cyclone III, Simulation et mise au point sur carte.
* Design d’un FPGA de traitement temps réel d’image pour capteur infrarouge
• Création d’un System On Chip sur MicroBlaze,
• Création de périphériques custom d’accès partagé à une DDR3 700Mhz via le MCB,
• Interfaces CAMLINK IN et OUT, HDMI, CVBS PAL et NTSC,
• Fonctions vidéo : OSD, Inversions H et V, zoom, stockage image, gamma, patterns,
• Gestion des calibrations, création de tables de correction,
• Réalisation de modules de traitement temps réel à base de blocs DSP : NUC, BPR, Edge enhancement, binning, AGC linéaire et BHE,
• Intégration sur FPGA Xilinx Spartan 6 LX, Simulation et mise au point sur carte.
* Portage du système d’acquisition d’imagerie médicale sur carte propriétaire
• Portage et adaptation du System On Chip sur MicroBlaze,
• Implémentation de l’IP PLDA EZDMA2 : interface PCI Express 2.0, 4x, master et slave,
• Mise en œuvre du bloc hardware PCIe du virtex 6, LVDS 400Mhz, DDR2 200Mhz,
• Implémentation de 2 interfaces fibre optique à vitesse programmable : jusqu’à 6.25Gbits/s,
• Configuration dynamique des GTX et d’une PLL externe pour programmer la vitesse sur la fibre,
• Intégration sur FPGA Xilinx Virtex 6 LXT, Simulation et mise au point sur carte.
* Carte à deux FPGA, design de test de la carte,
• Implémentation d’un SOC NIOS dans chaque cible Cyclone III,
• Développement du firmware NIOS de test des cartes,
• Interfaces : Flash, LVDS 400Mhz, interface DSP, UART et périphériques custom,
* FPGA sur plusieurs systèmes de démonstration des nouveaux capteurs CCD,
• Implémentation d’un SOC NIOS dans des cibles Cyclone III,
• Développement du firmware NIOS de test des cartes,
• Interfaces : Flash, I2C, SPI, LPDDR, UART et périphériques custom,
• Interfaçage vidéo et configuration des détecteurs.
* Portage du système d’acquisition d’imagerie médicale sur fibre optique 6Gbits/s et PCI Express
• Portage et adaptation du System On Chip sur cœur Power PC 440,
• Implémentation de l’IP PLDA ExpressLite2: interface PCI Express 2.0, 4x, master et slave,
• Implémentation des deux interfaces fibre optique jusqu’à 6Gbits/s,
• Configuration dynamique des GTX et d’une PLL externe pour programmer la vitesse sur la fibre,
• Intégration sur FPGA Xilinx Virtex 5 FXT, Validation (test bench) et mise au point sur carte.
* Expertise pour l’interfaçage d’ADC à 200Mhz sur un seul lien LVDS
• Définition d’une régulation de correction de phase basée sur les IODELAY du Virtex5 FXT,
• Implémentation sur carte avec 20 voies ADC d’acquisition,
• Intégration sur FPGA Xilinx Virtex 5 FXT, Validation (test bench) et mise au point sur carte.
* Portage du système PCI d’acquisition d’imagerie médicale sur fibre optique 3.125Gbits/s
• Portage et adaptation du System On Chip,
• Portage et adaptation de l’interface PCI 64 bits / 66Mhz, master et slave,
• Passage à 156.25Mhz de l’horloge système,
• Intégration sur FPGA Xilinx Virtex II pro, Validation (test bench) et mise au point sur carte.
* FPGA d’un système PCI d’acquisition d’imagerie médicale sur fibre optique 2Gbits/s
• Spécification des composants programmables CPLD et FPGA,
• Définition du System On Chip à base de Power PC 405, périphériques spécifiques,
• Implémentation d’une IP Xilinx d’interface PCI 64 bits/66Mhz et 32bits/33Mhz, master et slave,
• Implémentation d’un buffer vidéo en SDRAM,
• Implémentation de deux interfaces fibre Optique 2Gbits/s d’une IP basée sur le protocole Aurora,
• Intégration sur FPGA Xilinx Virtex II pro, Validation (test bench) et mise au point sur carte.
Thalès MicroElectronics
- Ingénieur Développement FPGA - Electronique
Courbevoie
2001 - 2005
* Système de génération, de transmission sur lien optique et d’acquisition sur PC de vidéo médicale temps réel
• Spécification du système
• Spécification et développement des FPGA (VHDL) sous ISE
• Spécification et développement d’un IP basé sur le protocole AURORA pour la transmission Multiplexée sur fibre optique 2Gbits/s de vidéo médicale, commandes et de signaux logiques
• Développement sous XPS de deux System On Chip basés sur le Power PC d’un Virtex II Pro, développement VHDL de périphériques spécifiques, logiciel C bas niveau des périphériques
• Participation au développement du Firmware sur Power PC
• Documentation, intégration et validation du système avec tests en étuve, recette
* Développement d’une carte d’interface entre un CCD et les cartes PC d’acquisition vidéo
• Définition et Spécification du produit,
• Conception de la carte,
• Spécification et développement du CPLD sous QUARTUS,
• Documentation, intégration et validation du système.
* Développement d’un boîtier autonome de traitement d’image en temps réel pour l’imagerie médicale Rayon X
• Définition et Spécification du produit,
• Conception de la carte,
• Spécification et développement du FPGA et du CPLD sous QUARTUS,
• Mise en œuvre VHDL d’algorithmes de traitement vidéo temps réel (circular blanking, edge enhancement, AGC, ABC, ROI, OSD, sorties vidéo analogiques et numériques …),,
• Développement d’outils logiciel sur PC de mise au point d’algorithme (MFC),
• Gestion de la sous-traitance,
• Documentation, intégration prototypes, définition d’outil de test et validation du système,
• Prise en compte des évolutions du produit.
